JP3432877B2 - ツェナーダイオード - Google Patents
ツェナーダイオードInfo
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Description
【０００１】
【産業上の利用分野】本発明はツェナーダイオードに関
する。さらに詳しくは、電流サージ破壊強度が大きいツ
ェナーダイオードに関する。
する。さらに詳しくは、電流サージ破壊強度が大きいツ
ェナーダイオードに関する。
【０００２】
【従来の技術】ツェナーダイオードはｐｎ接合の逆方向
の電圧−電流特性を利用したダイオードであり、半導体
基板に直接ｐｎ接合が形成されたものと、低抵抗の半導
体基板上にエピタキシャル成長層を成長させ、該エピタ
キシャル成長層にｐｎ接合が形成されたものとがある。
図３は半導体基板に直接ｐｎ接合が形成されたツェナー
ダイオードの断面説明図であり、図４は半導体基板上の
エピタキシャル成長層にｐｎ接合が形成されたツェナー
ダイオードの断面説明図である。
の電圧−電流特性を利用したダイオードであり、半導体
基板に直接ｐｎ接合が形成されたものと、低抵抗の半導
体基板上にエピタキシャル成長層を成長させ、該エピタ
キシャル成長層にｐｎ接合が形成されたものとがある。
図３は半導体基板に直接ｐｎ接合が形成されたツェナー
ダイオードの断面説明図であり、図４は半導体基板上の
エピタキシャル成長層にｐｎ接合が形成されたツェナー
ダイオードの断面説明図である。
【０００３】図３に示されるツェナーダイオードはつぎ
のように製造される。まず、比抵抗が数ｍΩ・ｃｍ〜数
百ｍΩ・ｃｍ程度のｎ型の半導体基板３１内にボロンな
どの不純物を拡散することによりｐ+ 型拡散領域３２を
設け、ｐｎ接合面３３を形成する。つぎに、半導体基板
３１の表面に酸化ケイ素などからなる絶縁膜３４を設
け、その一部にコンタクト孔３５を開口する。一方、半
導体基板３１の裏面にオーミックコンタクトをうるため
のｎ+ 型拡散層３６を形成する。そののち、スパッタ法
などによりアルミニウムなどの金属を半導体基板３１の
上部のｐ+ 拡散領域３２および下部のｎ+ 型拡散層３６
に付着することにより、上部電極３７および下部電極３
８を設ける。最後に半導体基板３１を各ダイオード素子
ごとにダイシングし、ツェナーダイオード３９をうる。
このツェナーダイオードのツェナー特性は半導体基板の
比抵抗、すなわち不純物濃度で定まる。しかし半導体基
板はインゴットからウェハ状にスライスされるもので、
インゴットの状態では不純物濃度にバラツキを生じるた
め、歩留りが低下しやすい。
のように製造される。まず、比抵抗が数ｍΩ・ｃｍ〜数
百ｍΩ・ｃｍ程度のｎ型の半導体基板３１内にボロンな
どの不純物を拡散することによりｐ+ 型拡散領域３２を
設け、ｐｎ接合面３３を形成する。つぎに、半導体基板
３１の表面に酸化ケイ素などからなる絶縁膜３４を設
け、その一部にコンタクト孔３５を開口する。一方、半
導体基板３１の裏面にオーミックコンタクトをうるため
のｎ+ 型拡散層３６を形成する。そののち、スパッタ法
などによりアルミニウムなどの金属を半導体基板３１の
上部のｐ+ 拡散領域３２および下部のｎ+ 型拡散層３６
に付着することにより、上部電極３７および下部電極３
８を設ける。最後に半導体基板３１を各ダイオード素子
ごとにダイシングし、ツェナーダイオード３９をうる。
このツェナーダイオードのツェナー特性は半導体基板の
比抵抗、すなわち不純物濃度で定まる。しかし半導体基
板はインゴットからウェハ状にスライスされるもので、
インゴットの状態では不純物濃度にバラツキを生じるた
め、歩留りが低下しやすい。
【０００４】また、図４に示されるダイオードはつぎの
ように製造される。比抵抗が５〜１５ｍΩ・ｃｍ程度の
高不純物濃度（１０18原子／ｃｍ3 程度）のｎ型の半導
体基板４０を用い、その表面に目標のツェナー特性に対
応した比抵抗が数ｍΩ・ｃｍ〜数百ｍΩ・ｃｍ程度のｎ
型のエピタキシャル成長層を成長する。ついで図３のば
あいと同様にｐ+ 型拡散領域３２、絶縁膜３４および上
部電極３７を設ける。また、半導体基板４０の裏面に直
接金属を付着させて下部電極３８を設けることによりツ
ェナーダイオード４２がえられる。
ように製造される。比抵抗が５〜１５ｍΩ・ｃｍ程度の
高不純物濃度（１０18原子／ｃｍ3 程度）のｎ型の半導
体基板４０を用い、その表面に目標のツェナー特性に対
応した比抵抗が数ｍΩ・ｃｍ〜数百ｍΩ・ｃｍ程度のｎ
型のエピタキシャル成長層を成長する。ついで図３のば
あいと同様にｐ+ 型拡散領域３２、絶縁膜３４および上
部電極３７を設ける。また、半導体基板４０の裏面に直
接金属を付着させて下部電極３８を設けることによりツ
ェナーダイオード４２がえられる。
【０００５】
【発明が解決しようとする課題】図３または図４に示さ
れるようなツェナーダイオードに逆方向電圧を印加し、
逆方向電流を増していったばあいの電圧ＶR と電流ＩR
の特性は図５に示されるようになる。すなわち、ツェナ
ーダイオードに逆方向電圧が印加され、そのツェナー降
伏電圧を超えると電流が流れ始める。この逆方向電圧に
より大電流が流れると、ダイオードの破壊耐量（許容損
失点Ｃ）であるＩ2 ×Ｖ2 の入力によりツェナーダイオ
ードは破壊する。したがって、サージ電流のような大き
いノイズが入るとダイオードが容易に破壊されるという
問題がある。
れるようなツェナーダイオードに逆方向電圧を印加し、
逆方向電流を増していったばあいの電圧ＶR と電流ＩR
の特性は図５に示されるようになる。すなわち、ツェナ
ーダイオードに逆方向電圧が印加され、そのツェナー降
伏電圧を超えると電流が流れ始める。この逆方向電圧に
より大電流が流れると、ダイオードの破壊耐量（許容損
失点Ｃ）であるＩ2 ×Ｖ2 の入力によりツェナーダイオ
ードは破壊する。したがって、サージ電流のような大き
いノイズが入るとダイオードが容易に破壊されるという
問題がある。
【０００６】また、図３に示されるようなエピタキシャ
ル成長層を有しない半導体基板に直接ｐｎ接合が形成さ
れたツェナーダイオードは半導体基板の比抵抗のバラツ
キによりツェナー特性、とくにツェナー電圧のバラツキ
が発生し、品質が安定しない。このバラツキはツェナー
ダイオードの製造に使用する半導体ウェハの径が大きく
なればなるほど一層顕著になり、安定した特性のダイオ
ードがえられないという問題がある。
ル成長層を有しない半導体基板に直接ｐｎ接合が形成さ
れたツェナーダイオードは半導体基板の比抵抗のバラツ
キによりツェナー特性、とくにツェナー電圧のバラツキ
が発生し、品質が安定しない。このバラツキはツェナー
ダイオードの製造に使用する半導体ウェハの径が大きく
なればなるほど一層顕著になり、安定した特性のダイオ
ードがえられないという問題がある。
【０００７】一方、図４に示されるようなエピタキシャ
ル成長層を有する半導体基板を用いて形成されたツェナ
ーダイオードはエピタキシャル層を厚くすると生産コス
トが上がり、薄くすると高抵抗部分が少ないため、サー
ジ電流が加わったときに発生する熱量が少なく２次降伏
が起こりにくい。そのため、電流サージ破壊強度が小さ
いという問題がある。
ル成長層を有する半導体基板を用いて形成されたツェナ
ーダイオードはエピタキシャル層を厚くすると生産コス
トが上がり、薄くすると高抵抗部分が少ないため、サー
ジ電流が加わったときに発生する熱量が少なく２次降伏
が起こりにくい。そのため、電流サージ破壊強度が小さ
いという問題がある。
【０００８】本発明はこのような問題を解消し、安定し
た品質がえられ、かつ、少ない製造工数で電流サージ破
壊強度が大きいツェナーダイオードを提供することを目
的とする。
た品質がえられ、かつ、少ない製造工数で電流サージ破
壊強度が大きいツェナーダイオードを提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明のツェナーダイオ
ードは、半導体基板上に第１導電型のエピタキシャル成
長層が設けられ、該エピタキシャル成長層内に第２導電
型領域が形成され、該第１導電型領域と第２導電型領域
とのあいだに形成されるｐｎ接合を利用したツェナーダ
イオードであって、前記半導体基板の比抵抗値が２０〜
１００ｍΩ・ｃｍになるように前記半導体基板が形成さ
れることにより、サージ電流が入力された場合に発熱し
てｐｎ接合部を昇温させ、ツェナー特性の２次降伏を起
こさせる構造にされているものである。
ードは、半導体基板上に第１導電型のエピタキシャル成
長層が設けられ、該エピタキシャル成長層内に第２導電
型領域が形成され、該第１導電型領域と第２導電型領域
とのあいだに形成されるｐｎ接合を利用したツェナーダ
イオードであって、前記半導体基板の比抵抗値が２０〜
１００ｍΩ・ｃｍになるように前記半導体基板が形成さ
れることにより、サージ電流が入力された場合に発熱し
てｐｎ接合部を昇温させ、ツェナー特性の２次降伏を起
こさせる構造にされているものである。
【００１０】前記半導体基板の厚さは８０〜２００μｍ
であることが好ましい。
であることが好ましい。
【００１１】
【作用】本発明によれば、半導体基板の比抵抗値が２０
〜１００ｍΩ・ｃｍと高比抵抗になっているため、サー
ジ電流が入力されたばあい半導体基板の抵抗損により発
熱し、温度が上昇する。
〜１００ｍΩ・ｃｍと高比抵抗になっているため、サー
ジ電流が入力されたばあい半導体基板の抵抗損により発
熱し、温度が上昇する。
【００１２】ツェナーダイオードはｐｎ接合部の温度が
３００℃程度になると２次降伏を起こし、図２に逆方向
の電圧ＶR と電流ＩR の特性を示すように、ツェナー降
伏電圧がＶ1 のところまで下がる。そのため、大きいサ
ージ電流のノイズが入力されると、ツェナー降伏電圧Ｖ
Z を越えて電流が流れはじめ、Ａの電力でｐｎ接合面の
温度が上がって２次降伏が起こり、Ａ1 まで降伏電圧が
下がる。その結果ダイオードに流れる電流がＩ1 まで流
れて、許容損失点Ｂ（Ｉ1 ×Ｖ1 ）が前述の許容損失点
Ｃ（Ｉ2 ×Ｖ2 ）（図５参照）と等しい破壊耐量の電力
となる。そのため、２次降伏によりたとえばツェナー降
伏電圧を一時的に１／１０にすることにより、許容電流
は１０倍となり、大きいサージ電流にも破壊されなくな
る。
３００℃程度になると２次降伏を起こし、図２に逆方向
の電圧ＶR と電流ＩR の特性を示すように、ツェナー降
伏電圧がＶ1 のところまで下がる。そのため、大きいサ
ージ電流のノイズが入力されると、ツェナー降伏電圧Ｖ
Z を越えて電流が流れはじめ、Ａの電力でｐｎ接合面の
温度が上がって２次降伏が起こり、Ａ1 まで降伏電圧が
下がる。その結果ダイオードに流れる電流がＩ1 まで流
れて、許容損失点Ｂ（Ｉ1 ×Ｖ1 ）が前述の許容損失点
Ｃ（Ｉ2 ×Ｖ2 ）（図５参照）と等しい破壊耐量の電力
となる。そのため、２次降伏によりたとえばツェナー降
伏電圧を一時的に１／１０にすることにより、許容電流
は１０倍となり、大きいサージ電流にも破壊されなくな
る。
【００１３】その結果、本発明によればｐｎ接合部が２
次降伏を起こし、より大きなサージ電流に対してもダイ
オードが破壊しないで耐えることができる。
次降伏を起こし、より大きなサージ電流に対してもダイ
オードが破壊しないで耐えることができる。
【００１４】一方、順方向電圧に対しては通常低い電圧
で小さい電流で用いられるため、半導体基板での抵抗分
は比抵抗が２０〜１００ｍΩ・ｃｍ程度であれば特性に
何ら悪影響を及ぼさない。
で小さい電流で用いられるため、半導体基板での抵抗分
は比抵抗が２０〜１００ｍΩ・ｃｍ程度であれば特性に
何ら悪影響を及ぼさない。
【００１５】
【実施例】つぎに、図面を参照しながら本発明のツェナ
ーダイオードについて説明する。図１は本発明のツェナ
ーダイオードの一実施例を示す断面説明図である。
ーダイオードについて説明する。図１は本発明のツェナ
ーダイオードの一実施例を示す断面説明図である。
【００１６】図１において、１は厚さが８０〜２００μ
ｍ程度の第１導電型（たとえばｎ型）の半導体基板で、
半導体基板１上に第１導電型で半導体基板１より低濃度
不純物のエピタキシャル成長層２が１０〜３０μｍの厚
さに設けられ、その表面に第２導電型（たとえばｐ型）
の拡散領域５が設けられ、エピタキシャル成長層２との
境界面にｐｎ接合面６が形成されている。エピタキシャ
ル成長層２の表面には酸化ケイ素またはチッ化ケイ素な
どからなる絶縁膜３が設けられ、拡散領域５および半導
体基板１の裏面側にそれぞれ上部電極７および下部電極
８が設けられ、ツェナーダイオード９が形成されてい
る。
ｍ程度の第１導電型（たとえばｎ型）の半導体基板で、
半導体基板１上に第１導電型で半導体基板１より低濃度
不純物のエピタキシャル成長層２が１０〜３０μｍの厚
さに設けられ、その表面に第２導電型（たとえばｐ型）
の拡散領域５が設けられ、エピタキシャル成長層２との
境界面にｐｎ接合面６が形成されている。エピタキシャ
ル成長層２の表面には酸化ケイ素またはチッ化ケイ素な
どからなる絶縁膜３が設けられ、拡散領域５および半導
体基板１の裏面側にそれぞれ上部電極７および下部電極
８が設けられ、ツェナーダイオード９が形成されてい
る。
【００１７】半導体基板１はシリコンなどの半導体材料
にｎ型のばあいはたとえばリンやヒ素などの不純物が、
ｐ型のばあいはボロンなどの不純物がドープされ、比抵
抗が２０〜１００ｍΩ・ｃｍ程度になるように不純物量
をドープして製造されたウェハである。比抵抗が２０〜
１００ｍΩ・ｃｍになるようにするにはリンなどの不純
物のドープ量を減らすことによりえられる。通常の半導
体装置に使用するウェハはツェナーダイオードの順方向
特性を向上させるため、比抵抗が２〜１１ｍΩ・ｃｍに
なるように形成されているが、本発明では大きなサージ
電流が入力されたばあいに、ツェナーダイオードが２次
降伏を起させるため、比抵抗が２０〜１００ｍΩ・ｃｍ
になるように不純物がドープされていることに特徴があ
る。なお、第１導電型および第２導電型は、それぞれｎ
型またはｐ型のいずれかを示し、第１導電型がｎ型のば
あいは第２導電型がｐ型であり、第１導電型がｐ型のば
あいは第２導電型がｎ型であることを意味する。
にｎ型のばあいはたとえばリンやヒ素などの不純物が、
ｐ型のばあいはボロンなどの不純物がドープされ、比抵
抗が２０〜１００ｍΩ・ｃｍ程度になるように不純物量
をドープして製造されたウェハである。比抵抗が２０〜
１００ｍΩ・ｃｍになるようにするにはリンなどの不純
物のドープ量を減らすことによりえられる。通常の半導
体装置に使用するウェハはツェナーダイオードの順方向
特性を向上させるため、比抵抗が２〜１１ｍΩ・ｃｍに
なるように形成されているが、本発明では大きなサージ
電流が入力されたばあいに、ツェナーダイオードが２次
降伏を起させるため、比抵抗が２０〜１００ｍΩ・ｃｍ
になるように不純物がドープされていることに特徴があ
る。なお、第１導電型および第２導電型は、それぞれｎ
型またはｐ型のいずれかを示し、第１導電型がｎ型のば
あいは第２導電型がｐ型であり、第１導電型がｐ型のば
あいは第２導電型がｎ型であることを意味する。
【００１８】エピタキシャル成長層２は半導体基板１と
同じ導電型で、ツェナーダイオードのツェナー特性（降
伏電圧）により定められた不純物濃度、たとえば５×１
０16〜１×１０19／ｃｍ3 （比抵抗が数ｍΩ・ｃｍ〜数
百ｍΩ・ｃｍ）になるように１０〜３０μｍの厚さだけ
エピタキシャル成長されたものである。すなわち、半導
体基板１はシードに成長させたインゴットからスライス
してウェハにすることにより形成されるもので、インゴ
ット内で不純物を均一に、しかも所望の値に形成するこ
とは非常に困難で、バラツキが大きく、しかもツェナー
特性を定める種々の不純物濃度を作り込むことができな
い。そこで、本発明ではツェナー特性に影響する部分の
不純物濃度を正確に形成するため、エピタキシャル成長
層２を設けているが、このエピタキシャル成長層２はツ
ェナー特性に影響する部分のみの最小限の厚さだけに形
成されているため、１０〜３０μｍ（４０Ｖのツェナー
特性に対しては２０μｍ）程度の厚さでよく、エピタキ
シャル成長する時間も３０〜４０分程度（昇温、冷却を
含めると３〜４時間）と短く済む。その結果エピタキシ
ャル成長による工数アップは殆どなく、正確なツェナー
特性を有するツェナーダイオードが安定にえられる。他
の第２導電型の拡散領域５や電極７、８などは従来と同
様に形成されるが、本発明では前述のように、ツェナー
特性と関係のない半導体基板１の不純物濃度が低く、比
抵抗が２０〜１００ｍΩ・ｃｍと大きく、厚さが８０〜
２００μｍ程度に形成されているため、抵抗成分として
は１０〜２０Ω程度となり、サージ電流が流れると高比
抵抗の半導体基板１で抵抗損が生じ半導体基板１の温度
が上昇する。その温度がｐｎ接合面６に伝わり、ｐｎ接
合面の温度が３００℃程度に上昇すると２次降伏が生
じ、図２に示すように降伏電圧がＡからＡ1 に移り低下
する。サージによるツェナーダイオードの破壊はサージ
の入力がツェナーダイオードの破壊耐量を超えると生じ
るが、大きな電流のサージに対して電圧が下がることに
より、破壊に至るまでに流れうる電流量が増大し、大き
なサージ電流に対しても耐えることができる。
同じ導電型で、ツェナーダイオードのツェナー特性（降
伏電圧）により定められた不純物濃度、たとえば５×１
０16〜１×１０19／ｃｍ3 （比抵抗が数ｍΩ・ｃｍ〜数
百ｍΩ・ｃｍ）になるように１０〜３０μｍの厚さだけ
エピタキシャル成長されたものである。すなわち、半導
体基板１はシードに成長させたインゴットからスライス
してウェハにすることにより形成されるもので、インゴ
ット内で不純物を均一に、しかも所望の値に形成するこ
とは非常に困難で、バラツキが大きく、しかもツェナー
特性を定める種々の不純物濃度を作り込むことができな
い。そこで、本発明ではツェナー特性に影響する部分の
不純物濃度を正確に形成するため、エピタキシャル成長
層２を設けているが、このエピタキシャル成長層２はツ
ェナー特性に影響する部分のみの最小限の厚さだけに形
成されているため、１０〜３０μｍ（４０Ｖのツェナー
特性に対しては２０μｍ）程度の厚さでよく、エピタキ
シャル成長する時間も３０〜４０分程度（昇温、冷却を
含めると３〜４時間）と短く済む。その結果エピタキシ
ャル成長による工数アップは殆どなく、正確なツェナー
特性を有するツェナーダイオードが安定にえられる。他
の第２導電型の拡散領域５や電極７、８などは従来と同
様に形成されるが、本発明では前述のように、ツェナー
特性と関係のない半導体基板１の不純物濃度が低く、比
抵抗が２０〜１００ｍΩ・ｃｍと大きく、厚さが８０〜
２００μｍ程度に形成されているため、抵抗成分として
は１０〜２０Ω程度となり、サージ電流が流れると高比
抵抗の半導体基板１で抵抗損が生じ半導体基板１の温度
が上昇する。その温度がｐｎ接合面６に伝わり、ｐｎ接
合面の温度が３００℃程度に上昇すると２次降伏が生
じ、図２に示すように降伏電圧がＡからＡ1 に移り低下
する。サージによるツェナーダイオードの破壊はサージ
の入力がツェナーダイオードの破壊耐量を超えると生じ
るが、大きな電流のサージに対して電圧が下がることに
より、破壊に至るまでに流れうる電流量が増大し、大き
なサージ電流に対しても耐えることができる。
【００１９】なお、半導体基板１の比抵抗が２０ｍΩ・
ｃｍ以下では、抵抗値が低くｐｎ接合面６が２次降伏を
起こすのに充分な温度上昇がえられず、１００ｍΩ・ｃ
ｍ以上では正常時のダイオード特性（順方向特性）が悪
化するという問題があるため、半導体基板１の比抵抗は
２０〜１００ｍΩ・ｃｍ、さらに好ましくは４０〜８０
ｍΩ・ｃｍの範囲であることが必要である。また、同様
の理由から半導体基板の厚さは８０〜２００μｍの厚さ
であることが好ましく、さらに好ましい厚さは１００〜
１４０μｍである。
ｃｍ以下では、抵抗値が低くｐｎ接合面６が２次降伏を
起こすのに充分な温度上昇がえられず、１００ｍΩ・ｃ
ｍ以上では正常時のダイオード特性（順方向特性）が悪
化するという問題があるため、半導体基板１の比抵抗は
２０〜１００ｍΩ・ｃｍ、さらに好ましくは４０〜８０
ｍΩ・ｃｍの範囲であることが必要である。また、同様
の理由から半導体基板の厚さは８０〜２００μｍの厚さ
であることが好ましく、さらに好ましい厚さは１００〜
１４０μｍである。
【００２０】つぎに具体的な実施例によりさらに詳細に
説明する。
説明する。
【００２１】シリコンからなる厚さ４００μｍ程度で、
リンの不純物が１．２×１０17／ｃｍ3 程度の濃度にド
ープされ、比抵抗が５０ｍΩ・ｃｍ程度のｎ型の半導体
基板１の上に厚さが２５μｍ程度で、比抵抗が１３０ｍ
Ω・ｃｍ程度（不純物濃度約６×１０16／ｃｍ3 ）にな
るようにリンがドープされたｎ- 型のエピタキシャル成
長層２が設けられている。エピタキシャル成長層２の表
面に酸化ケイ素などからなる絶縁膜３が設けられ、絶縁
膜３の一部に開口部４が設けられ、開口部４により露出
した下方のエピタキシャル成長層２にイオン注入などに
よりエピタキシャル成長層２と反対導電型であるｐ型の
半導体領域５が８〜９μｍ程度の厚さに設けられ、ｐｎ
接合面６が設けられている。前記開口部４および半導体
基板１の裏面にそれぞれ上部電極７、下部電極８が設け
られている。
リンの不純物が１．２×１０17／ｃｍ3 程度の濃度にド
ープされ、比抵抗が５０ｍΩ・ｃｍ程度のｎ型の半導体
基板１の上に厚さが２５μｍ程度で、比抵抗が１３０ｍ
Ω・ｃｍ程度（不純物濃度約６×１０16／ｃｍ3 ）にな
るようにリンがドープされたｎ- 型のエピタキシャル成
長層２が設けられている。エピタキシャル成長層２の表
面に酸化ケイ素などからなる絶縁膜３が設けられ、絶縁
膜３の一部に開口部４が設けられ、開口部４により露出
した下方のエピタキシャル成長層２にイオン注入などに
よりエピタキシャル成長層２と反対導電型であるｐ型の
半導体領域５が８〜９μｍ程度の厚さに設けられ、ｐｎ
接合面６が設けられている。前記開口部４および半導体
基板１の裏面にそれぞれ上部電極７、下部電極８が設け
られている。
【００２２】このようにして製造されたツェナーダイオ
ードのツェナー電圧は約４０Ｖで、２次降伏の電圧（図
２のＶ1 ）は約４Ｖであり、電流サージ破壊耐量は５５
〜６０Ｗで、１５Ａ以上のサージ電流が流れると破損に
至った。従来の構造で、同じツェナー電圧４０Ｖ、破壊
耐量６０Ｗのツェナーダイオードでは、２次降伏が起ら
ないため、１．５Ａのサージ電流で破壊しており、本発
明により１０倍のサージ電流まで耐えうることが実証で
きた。
ードのツェナー電圧は約４０Ｖで、２次降伏の電圧（図
２のＶ1 ）は約４Ｖであり、電流サージ破壊耐量は５５
〜６０Ｗで、１５Ａ以上のサージ電流が流れると破損に
至った。従来の構造で、同じツェナー電圧４０Ｖ、破壊
耐量６０Ｗのツェナーダイオードでは、２次降伏が起ら
ないため、１．５Ａのサージ電流で破壊しており、本発
明により１０倍のサージ電流まで耐えうることが実証で
きた。
【００２３】
【発明の効果】本発明によれば、ｐｎ接合の２次降伏を
積極的に利用しているため、電流が大きいサージ入力に
対しても充分耐えることができる。
積極的に利用しているため、電流が大きいサージ入力に
対しても充分耐えることができる。
【００２４】また、本発明は半導体基板の高比抵抗を利
用してｐｎ接合の２次降伏を起こしているので、エピタ
キシャル成長層を薄く形成することができるため、しか
もツェナー特性に必要な部分の比抵抗はエピタキシャル
成長により正確な濃度に形成されているため、低い生産
コストで高特性のツェナーダイオードをうることができ
る。
用してｐｎ接合の２次降伏を起こしているので、エピタ
キシャル成長層を薄く形成することができるため、しか
もツェナー特性に必要な部分の比抵抗はエピタキシャル
成長により正確な濃度に形成されているため、低い生産
コストで高特性のツェナーダイオードをうることができ
る。
【００２５】さらに、本発明によれば半導体基板の不純
物濃度が小さいため、低い不純物濃度のエピタキシャル
成長層を必要とする高いツェナー電圧特性を有するツェ
ナーダイオードを製造する際に、基板からのオートドー
ブが少なくなり特性のバラツキがさらに少なくなる。
物濃度が小さいため、低い不純物濃度のエピタキシャル
成長層を必要とする高いツェナー電圧特性を有するツェ
ナーダイオードを製造する際に、基板からのオートドー
ブが少なくなり特性のバラツキがさらに少なくなる。
【図１】本発明のツェナーダイオードの一実施例の断面
説明図である。
説明図である。
【図２】本発明のツェナーダイオードの２次降伏を説明
する電流電圧特性を示す図である。
する電流電圧特性を示す図である。
【図３】従来のツェナーダイオードの一例を示す断面説
明図である。
明図である。
【図４】従来のツェナーダイオードの他の例を示す断面
説明図である。
説明図である。
【図５】従来のツェナーダイオードの電流電圧特性を示
す図である。
す図である。
１ 半導体基板
２ エピタキシャル成長層
６ ｐｎ接合面
９ ツェナーダイオード
Claims (2)
- 【請求項１】 半導体基板上に第１導電型のエピタキシ
ャル成長層が設けられ、該エピタキシャル成長層内に第
２導電型領域が形成され、該第１導電型領域と第２導電
型領域とのあいだに形成されるｐｎ接合を利用したツェ
ナーダイオードであって、前記半導体基板の比抵抗値が
２０〜１００ｍΩ・ｃｍになるように前記半導体基板が
形成されることにより、サージ電流が入力された場合に
発熱してｐｎ接合部を昇温させ、ツェナー特性の２次降
伏を起こさせる構造にされてなるツェナーダイオード。 - 【請求項２】 前記半導体基板の厚さが８０〜２００μ
ｍの厚さに形成されてなる請求項１記載のツェナーダイ
オード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33182793A JP3432877B2 (ja) | 1993-12-27 | 1993-12-27 | ツェナーダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33182793A JP3432877B2 (ja) | 1993-12-27 | 1993-12-27 | ツェナーダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193260A JPH07193260A (ja) | 1995-07-28 |
| JP3432877B2 true JP3432877B2 (ja) | 2003-08-04 |
Family
ID=18248093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33182793A Expired - Fee Related JP3432877B2 (ja) | 1993-12-27 | 1993-12-27 | ツェナーダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432877B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101510247B1 (ko) * | 2014-02-17 | 2015-04-08 | 주식회사 시지트로닉스 | 제너 다이오드의 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579632B2 (en) * | 2007-09-21 | 2009-08-25 | Semiconductor Components Industries, L.L.C. | Multi-channel ESD device and method therefor |
| KR101688776B1 (ko) * | 2016-07-08 | 2016-12-21 | 광전자 주식회사 | 발화 방지용 제너다이오드 및 그 제조 방법 |
-
1993
- 1993-12-27 JP JP33182793A patent/JP3432877B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101510247B1 (ko) * | 2014-02-17 | 2015-04-08 | 주식회사 시지트로닉스 | 제너 다이오드의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193260A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |