RU2698741C1 - Способ изготовления вертикального низковольтного ограничителя напряжения - Google Patents
Способ изготовления вертикального низковольтного ограничителя напряжения Download PDFInfo
- Publication number
- RU2698741C1 RU2698741C1 RU2019102594A RU2019102594A RU2698741C1 RU 2698741 C1 RU2698741 C1 RU 2698741C1 RU 2019102594 A RU2019102594 A RU 2019102594A RU 2019102594 A RU2019102594 A RU 2019102594A RU 2698741 C1 RU2698741 C1 RU 2698741C1
- Authority
- RU
- Russia
- Prior art keywords
- low
- layer
- conductivity
- voltage
- type
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 13
- 239000000956 alloy Substances 0.000 claims abstract description 13
- 238000009413 insulation Methods 0.000 claims abstract description 11
- 230000008021 deposition Effects 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 abstract description 25
- 238000009792 diffusion process Methods 0.000 abstract description 19
- 239000012535 impurity Substances 0.000 abstract description 11
- 238000002513 implantation Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000004870 electrical engineering Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 75
- 230000015556 catabolic process Effects 0.000 description 14
- 238000001465 metallisation Methods 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000002441 reversible effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000007847 structural defect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000001364 causal effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000254 damaging effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000000384 rearing effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Изобретение относится к области полупроводниковой электроники и может быть использовано для изготовления дискретных ограничителей напряжения. Способ изготовления вертикального низковольтного ограничителя напряжения включает формирование на высоколегированной подложке первого типа проводимости локальных областей скрытого слоя второго типа проводимости, осаждение низколегированного эпитаксиального слоя второго типа проводимости, формирование областей прибора с помощью щелевой изоляции, формирование на поверхности низколегированного слоя высоколегированных областей первого и второго типов проводимости. Формирование локальных областей скрытого слоя проводят путем осаждения высоколегированного эпитаксиального слоя второго типа проводимости с последующим локальным травлением эпитаксиального слоя до высоколегированной подложки первого типа проводимости, причем толщина высоколегированного эпитаксиального слоя составляет не более 1 мкм. Изобретение обеспечивает получение низковольтных низкоемкостных ограничителей напряжения с малыми токами утечки за счет высокого кристаллического совершенства формируемого высоколегированного слоя и минимизации температурной обработки переходов. Способ отличается простотой по сравнению с традиционными способами получения скрытых слоев диффузией и имплантацией примеси и позволяет снизить стоимость изготовления прибора. 6 ил.
Description
Изобретение относится к области полупроводниковой электроники и может быть использовано для изготовления дискретных ограничителей напряжения.
Ограничители напряжения (TVS) предназначены для защиты электронных устройств и отдельных электронных компонентов от разрушающего воздействия электростатических разрядов, а также для защиты линий передачи информации от искажающих полезный сигнал электромагнитных помех.
Для защиты низковольтных интерфейсов высокоскоростных линий передачи информации широко используются TVS с рабочим напряжением ниже 6 В, имеющие низкие значения емкости и обратного тока, высокие значения максимального импульсного тока и малое дифференциальное сопротивление. В связи с противоречивостью указанных требований задача реализации TVS с улучшенными характеристиками является достаточно сложной и актуальной.
Существуют различные способы изготовления вертикальных низкоемкостных низковольтных TVS. Известен способ [Патент US 8,431,958 H01L 29/66. Optimized configuration to integrate steering diodes in low capacitance transient voltage suppressor. Inventor: Madhur Bobde, San Jose, CA(US). Prior publication data US 2009/0047545 A1 Feb. 19.2009], согласно которому формирование эпитаксиальной структуры для изготовления TVS включает: наращивание первого эпитаксиального слоя Р-типа проводимости на высоколегированной подложке Р+-типа; формирование локальной высоколегированной диффузионной области N+-типа проводимости в приповерхностном эпитаксиальном слое Р-типа; формирование локальной высоколегированной Р+-скрытой диффузионной области под локальной диффузионной областью N+-типа; наращивание второго низколегированного эпитаксиального слоя Р--типа проводимости и последующее формирование щелевой изоляции в двухслойной эпитаксиальной структуре с двумя скрытыми высоколегированными диффузионными слоями различного типа проводимости, формирование на поверхности низколегированного эпитаксиального Р--слоя локальных диффузионных областей различного типа проводимости, формирование металлизации.
Недостатком указанного способа является высокая сложность и стоимость процесса изготовления эпитаксиальной структуры вследствие необходимости формирования буферного эпитаксиального слоя Р-типа проводимости, предохраняющего низколегированную область Р--типа проводимости от автолегирования бором из высоколегированной подложки, а также необходимость формирования высоколегированной скрытой диффузионной области Р+-типа, требующей применения высокоэнергетического оборудования ионной имплантации. Недостатком способа также является ограничение минимального значения пробивного напряжения TVS на уровне 8-10 В вследствие взаимной диффузии имплантированных примесей в скрытых диффузионных областях при проведении высокотемпературных диффузионных и окислительных процессов для формирования локальных областей различного типа проводимости. Кроме того, N+-P+-переход, образованный двумя скрытыми высоколегированными диффузионными слоями, имеет повышенный уровень обратного тока вследствие повышенной дефектности кристаллической решетки кремния при ионном легировании с предельными концентрациями.
Известен способ [Патент US 8,461,644 H01L 29/66. Latch-up free vertical TVS diode array structure using trench isolation. Inventor: Madhur Bobde, San Jose, CA(US). Prior publication data US 2012/0168900 A1 Jul. 5.2012], согласно которому в однослойной эпитаксиальной структуре N--N+-типа формируют диффузионную область базы транзистора Р-типа проводимости с последующим формированием в этой области локальных диффузионных областей различного типа проводимости, образующих P-N-переходы и высоколегированные контакты, с последующей локализацией отдельных областей методом щелевой изоляции и формированием металлизации.
Недостатком данного способа является высокое значение емкости при изготовлении низковольтного TVS, поскольку для обеспечения низкого напряжения пробоя требуется формировать базовую область Р+-типа с высоким уровнем легирования в высоколегированном слое, а вспомогательные диоды N+-P+-типа, сформированные в той же области P+-типа, и P+-N+-диоды, сформированные в эпитаксиальном слое N+-типа, в таком случае, имеют высокое значение емкости. И наоборот, при изготовлении низкоемкостного TVS данным способом невозможно получить прибор с низким пробивным напряжением, поскольку пробивное напряжение, в таком случае, определяется низкой концентрацией примеси в эпитаксиальном слое и в сформированной в этом слое области Р-типа.
Наиболее близким по технической сущности и достигаемому результату (в дальнейшем - прототип) является способ [Патент US 7,579,632 H01L 23/62. Multi-channel ESD device and method therefor. Inventors: Ali Salih, Mesa, AZ (US); Mingjiao Liu, Gilbert, AZ (US); Sudhama C. Shastri, Phoenix, AZ (US); Thomas Keena, Chandler, AZ (US); Gordon M. Grivna, Mesa, AZ (US); John Michael Parsey, Jr., Phoenix, AZ (US); Francine Y. Robb, Fountain Hills, AZ (US); Ki Chang, Kansas City, MO (US).. Prior publication data US 2009/0079001 A1 Mar. 26.2009], согласно которому на высоколегированной подложке Р+-типа проводимости с концентрацией легирующей примеси в диапазоне от 1019 см-3 до 1021 см-3 наращивается эпитаксиальный низколегированный слой N--типа проводимости с концентрацией легирующей примеси в диапазоне от 1013 см-3 до 1017 см-3, и на границе подложки с эпитаксиальным слоем формируют локальные области скрытого слоя N+-типа толщиной от 1,0 мкм до 3,0 мкм с концентрацией примеси в диапазоне от 1019 см-3 до 1021 см-3 с последующим доращиванием низколегированного эпитаксиального слоя и формированием локальных областей различного типа проводимости на поверхности низколегированного эпитаксиального слоя N--типа, щелевой изоляцией локальных областей и формированием металлизации. Причем формирование скрытых слоев N+-типа проводится путем эпитаксиального наращивания тонкого (1-3 мкм) низколегированного слоя с последующим локальным легированием данного слоя до концентраций примеси в диапазоне от 1019 см-3 до 1021 см-3. Недостатком такого способа является невозможность изготовления TVS с низким пробивным напряжением (ниже 10 В), поскольку при использовании сурьмы или мышьяка в качестве легирующей примеси для формирования скрытого слоя толщиной выше 1,0 мкм необходимо проводить длительный высокотемпературный отжиг, в результате которого происходит снижение градиента концентрации примеси в области N+Р+-перехода и, следовательно, повышается пробивное напряжение. Использование в качестве легирующей примеси фосфора с концентрацией выше 1019 см-3 невозможно вследствие повышенной дефектности как получаемого диффузионного скрытого слоя, так и наращиваемой над скрытым слоем эпитаксиальной области прибора.
Задачей настоящего изобретения является снижение емкости, тока утечки и величины напряжения ограничения при одновременном повышении уровня максимального импульсного тока низковольтных высокоскоростных ограничителей напряжения, предназначенных для защиты интерфейсов линий передачи информации с технологией USB 3.1 с рабочим напряжением ниже 6 В, а также упрощение процесса изготовления приборов и снижение их себестоимости.
Поставленная задача решается за счет того, что в способе изготовления вертикального низковольтного ограничителя напряжения, включающем формирование на высоколегированной подложке первого типа проводимости локальных областей скрытого слоя второго типа проводимости, осаждение низколегированного эпитаксиального слоя второго типа проводимости, формирование областей прибора с помощью щелевой изоляции, формирование на поверхности низколегированного слоя высоколегированных областей первого и второго типа проводимости, формирование локальных областей скрытого слоя проводят путем осаждения высоколегированного эпитаксиального слоя второго типа проводимости с последующим локальным травлением эпитаксиального слоя до высоколегированной подложки первого типа проводимости, причем толщина высоколегированного эпитаксиального слоя составляет не более 1 мкм.
Техническим результатом предлагаемого способа изготовления вертикального низкоемкостного низковольтного TVS является получение оптимального соотношения его основных параметров, что позволяет обеспечить эффективную защиту низковольтных интерфейсов высокоскоростных линий передачи информации с технологией USB 3.1 с рабочим напряжением ниже 6 В, при этом TVS имеет пониженный уровень тока утечки и входной емкости, низкий уровень напряжения ограничения при высоком значении импульсного тока. Использование эпитаксиального наращивания в сочетании с локальным травлением высоколегированного эпитаксиального слоя до подложки при формировании локальных областей скрытого слоя вместо традиционных диффузии и имплантации позволяет улучшить основные характеристики прибора, упростить процесс его изготовления и снизить себестоимость.
Сущность предложенного способа заключается в методе формирования локальных областей скрытого слоя, которое проводят следующим образом. На высоколегированной подложке первого типа проводимости методом эпитаксиального наращивания формируют сплошной высоколегированный слой второго типа проводимости толщиной не более 1,0 мкм. Эпитаксиальное наращивание высоколегированного слоя второго типа проводимости используется для получения менее дефектного скрытого слоя, поскольку известно, что плотность структурных дефектов в скрытых слоях, полученных методами диффузии или имплантации, гораздо выше, чем при эпитаксиальном наращивании. Формирование локальных областей скрытого слоя обеспечивается путем травления высоколегированного слоя до подложки первого типа проводимости. Впоследствии на полученной структуре, содержащей высоколегированные области первого типа проводимости и области скрытого слоя второго типа проводимости, формируется низколегированный эпитаксиальный слой второго типа проводимости. Если учесть, что плотность структурных дефектов в низколегированном слое будет определять токи утечки сформированных в этом слое диодов, становится понятным стремление использовать более совершенные по структуре скрытые слои и формировать более совершенный низколегированный эпитаксиальный слой второго типа проводимости. Кроме того, использование технологии эпитаксиального наращивания позволяет упростить технологию производства, снизить трудоемкость и себестоимость изготовления TVS.
В дальнейшем проводится формирование щелевой изоляции областей с локальным скрытым слоем, формирование локальных областей первого и второго типа проводимости в приповерхностной области низколегированного эпитаксиального слоя второго типа проводимости над локальной областью скрытого слоя, вскрытие контактных окон к локальным областям первого и второго типа проводимости и металлизация этих областей.
Сущность изобретения поясняется чертежами, на которых схематично изображены:
Фиг. 1 - этап изготовления эпитаксиальной структуры на стадии формирования локальных областей эпитаксиального высоколегированного слоя второго типа проводимости;
Фиг. 2 - сечение эпитаксиальной структуры с областью скрытого эпитаксиального слоя;
Фиг. 3 - сечение структуры на стадии формирования щелевой изоляции;
Фиг. 4 - сечение структуры на стадии формирования локальных диффузионных областей различного типа проводимости и вскрытия к ним контактов в маскирующем слое;
Фиг. 5 - сечение структуры на стадии формирования металлизации;
Фиг. 6 - сечение полностью сформированной структуры с пассивирующим покрытием и металлизацией обратной стороны.
Между совокупностью существенных признаков заявляемого объекта и достигаемым техническим результатом существует причинно-следственная связь, а именно:
- напряжение пробоя TVS определяется характеристиками P+-N+-перехода, при использовании эпитаксиального наращивания высоколегированного слоя можно контролируемо изменять параметры перехода путем изменения температуры осаждения и концентрации примеси, тем самым получая приборы с заданным напряжением пробоя;
- использование эпитаксиального наращивания вместо традиционной диффузии или имплантации позволяет получать более совершенные по структуре скрытые слои, и, соответственно, менее дефектные эпитаксиальные слои, выращенные над областью скрытого слоя, низкая дефектность эпитаксиального слоя определяет низкие токи утечки TVS;
- при использовании эпитаксиального наращивания сокращается количество операций для формирования скрытого слоя (исключаются операции окисления и удаления окисла), что, в свою очередь, упрощает процесс изготовления прибора и уменьшает его себестоимость.
Изготовление вертикального низковольтного ограничителя напряжения реализуется следующим образом.
На кремниевой монокристаллической подложке Р+-типа проводимости 1 (фиг. 1) с концентрацией легирующей примеси (бор) 2,0⋅1019 см-3 формируют эпитаксиальный слой 2 (фиг. 1) N+-типа проводимости толщиной (0,5-1,0) мкм с концентрацией легирующей примеси 1,0⋅1020-2,0⋅1020 см-3. В качестве легирующей примеси используют фосфор (или мышьяк). Изменение концентрации примеси в исходной подложке и в эпитаксиальном N+-слое при проведении эпитаксиального наращивания для формирования коллекторного перехода вертикального P+-N-N+-P+ транзистора (фиг. 6) позволяет управлять результирующим уровнем напряжения пробоя изготавливаемого TVS. При повышении концентрации примесей напряжение пробоя снижается. В случае компенсации фосфора бором напряжение пробоя полученного TVS возрастает. При толщине высоколегированного эпитаксиального слоя N+-типа проводимости выше 1 мкм напряжение пробоя TVS возрастает вследствие снижения коэффициента усиления вертикального P+-N_N+-P+ транзистора и стремится к предельному значению, равному пробивному напряжению диода Зенера, образованного скрытым слоем N+-типа проводимости и высоколегированной подложкой Р+-типа. Далее, на полученной эпитаксиальной структуре формируют топологический рисунок будущих локальных скрытых N+-областей и проводят плазмохимическое травление кремния 3 (фиг. 1) на глубину (1,2-1,5) мкм с последующим эпитаксиальным наращиванием низколегированного N--слоя 4 (фиг. 2) толщиной (12-15) мкм с концентрацией фосфора (или мышьяка) 5,0⋅1013-1,0⋅1014 см-3. На этом этап изготовления эпитаксиальной структуры с областями скрытого слоя заканчивается.
Далее методом фотолитографии проводят формирование топологического рисунка щелевой изоляции областей с локальным скрытым N+-слоем с последующим травлением SiO2 и кремния на глубину (17-18) мкм. В качестве рабочего газа используется SF6. Процесс изготовления щелевой изоляции включает выращивание термического окисла 5 (рис. 4) и заполнение щели поликристаллическим кремнием 6 (рис. 4). Планаризация после нанесения слоя поликристаллического кремния является заключительным этапом формирования щелевой изоляции. Затем на лицевой поверхности эпитаксиального N-слоя выращивают окисел 7 (рис. 4) и методом фотолитографии формируют топологический рисунок локальных Р+-эмиттеров 8 (фиг. 4), расположенных над скрытым N+-слоем 2 (фиг. 4), образующим в контакте с подложкой 1 (фиг. 4) коллекторный переход вертикального Р+-N--N+-Р+ транзистора и проводят имплантацию ионов бора дозой 7,0⋅1014 см-2 и энергией 100 кэВ. После этого проводят термический отжиг легированного ионами бора Р+-слоя в атмосфере азота при температуре 950°С. Далее, методом ионного легирования фосфором (или мышьяком) с дозой 5,0⋅1015 см-2 и энергией 60 кэВ с последующим отжигом при температуре 950°С в атмосфере азота формируют локальные N+-области 9 (рис. 4). В качестве опции одновременно с формированием областей 9 могут быть сформированы локальные области 10 (фиг. 4), которые используются в качестве омических контактов к базовой области 4 (фиг. 4) вертикального P+N--N+-P+ транзистора при реализации мультивыводного варианта TVS. Затем к локальным областям N+- и Р+-типа, сформированным в приповерхностной области эпитаксиального N--слоя вскрывают окна и напыляют слой алюминиевой металлизации толщиной 4±0,5 мкм. Методами фотолитографии формируют топологию металлизации 11, 12 (фиг. 5) с последующим травлением жидкостным методом и отжигом при температуре 450°С. Затем проводят формирование пассивации 13 (фиг. 6), вскрытие контактной площадки 14 (фиг. 6) и утонение пластины методом алмазной шлифовки, а также формируют многослойную металлизацию обратной стороны 15 (фиг. 6) последовательным напылением слоев Al:Ti:Ni:Ag.
В соответствии с описанным выше способом изготовлены кристаллы низкоемкостного низковольтного TVS, конструкция которого показана на фиг. 6. Основные характеристики кристалла: размер кристалла 0,21×0,21 мм; толщина кристалла 0,14 мм; количество эмиттеров (локальных областей Р+-типа) - 4; расстояние между эмиттерами L=20 мкм; металлизация обратной стороны Al/Ti/Ni/Ag для пайки с применением оловянно-свинцовых припоев.
На кристаллах низкоемкостных низковольтных TVS, изготовленных в соответствии с описанным выше способом, получены следующие основные электрические параметры: напряжение пробоя Uпроб.=(5,8-6,2) В при токе Iобр=1 мА; входная емкость Свх=(0,34-0,36) пФ на частоте сигнала 1,0 МГц при нулевом смещении; токи утечки Iут.<0,05 мкА при напряжении Uобр=5,0 В; максимальный импульсный ток экспоненциальной формы Iим=(3,1-3,9) А при длительности импульса t=8/20 мксек; напряжение ограничения Uогр=(12,1-12,7) В при максимальном токе Iим=3,0 А и Uогр.=(7,8-8,9) В при токе Iим=1,0 А, а уровень стойкости к воздействию электростатических разрядов UESD=+/-22 кВ по международному стандарту IEC61000-4-2 (Contact).
Изготовленные образцы имеют улучшенные электрические характеристики в сравнении с аналогичными TVS от ведущих мировых производителей. Например, изготовленный в соответствии с описанным выше способом кристалл может быть использован для изготовления аналогов TVS типа LESD8L5.0T5G от фирмы "LRC", ESD7951S и ESD7501 от фирмы "On-Semi", ESD130-B1-W0201 и ESD3V3U4UC от фирмы "Infineon" с улучшенными типовыми значениями входной емкости, максимального импульсного тока, напряжения ограничения, тока утечки и устойчивости к воздействию электростатических разрядов.
Новизна заявляемого изобретения обусловливается тем, что использование эпитаксиального наращивания в сочетании с локальным травлением высоколегированного эпитаксиального слоя до подложки при формировании локальных областей скрытого слоя вместо традиционных диффузии и имплантации позволяет упростить процесс изготовления приборов и снизить их себестоимость.
В известных науке и технике решениях аналогичной задачи не обнаружено использование эпитаксиального осаждения высоколегированных слоев для формирования локальных областей скрытого слоя. На основании этого, можно сделать вывод о соответствии заявляемого решения критерию "Изобретательский уровень".
Claims (1)
- Способ изготовления вертикального низковольтного ограничителя напряжения, включающий формирование на высоколегированной подложке первого типа проводимости локальных областей скрытого слоя второго типа проводимости, осаждение низколегированного эпитаксиального слоя второго типа проводимости, формирование областей прибора с помощью щелевой изоляции, формирование на поверхности низколегированного слоя высоколегированных областей первого и второго типов проводимости, отличающийся тем, что формирование локальных областей скрытого слоя проводят путем осаждения высоколегированного эпитаксиального слоя второго типа проводимости с последующим локальным травлением эпитаксиального слоя до высоколегированной подложки первого типа проводимости, причем толщина высоколегированного эпитаксиального слоя составляет не более 1 мкм.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2019102594A RU2698741C1 (ru) | 2019-01-30 | 2019-01-30 | Способ изготовления вертикального низковольтного ограничителя напряжения |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2019102594A RU2698741C1 (ru) | 2019-01-30 | 2019-01-30 | Способ изготовления вертикального низковольтного ограничителя напряжения |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2698741C1 true RU2698741C1 (ru) | 2019-08-29 |
Family
ID=67851398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2019102594A RU2698741C1 (ru) | 2019-01-30 | 2019-01-30 | Способ изготовления вертикального низковольтного ограничителя напряжения |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2698741C1 (ru) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579632B2 (en) * | 2007-09-21 | 2009-08-25 | Semiconductor Components Industries, L.L.C. | Multi-channel ESD device and method therefor |
| US8431958B2 (en) * | 2006-11-16 | 2013-04-30 | Alpha And Omega Semiconductor Ltd | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| RU2484553C2 (ru) * | 2011-04-11 | 2013-06-10 | ООО "ПСиЭл" | Ограничитель напряжения с отрицательным участком динамического сопротивления |
| US8461644B2 (en) * | 2006-11-30 | 2013-06-11 | Alpha And Omega Semiconductor Incorporated | Latch-up free vertical TVS diode array structure using trench isolation |
| US20140319598A1 (en) * | 2013-04-24 | 2014-10-30 | Madhur Bobde | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| CN107331711A (zh) * | 2017-07-26 | 2017-11-07 | 捷捷半导体有限公司 | 一种超低漏电水平的低压tvs器件及其制造方法 |
-
2019
- 2019-01-30 RU RU2019102594A patent/RU2698741C1/ru active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8431958B2 (en) * | 2006-11-16 | 2013-04-30 | Alpha And Omega Semiconductor Ltd | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| US8461644B2 (en) * | 2006-11-30 | 2013-06-11 | Alpha And Omega Semiconductor Incorporated | Latch-up free vertical TVS diode array structure using trench isolation |
| US7579632B2 (en) * | 2007-09-21 | 2009-08-25 | Semiconductor Components Industries, L.L.C. | Multi-channel ESD device and method therefor |
| RU2484553C2 (ru) * | 2011-04-11 | 2013-06-10 | ООО "ПСиЭл" | Ограничитель напряжения с отрицательным участком динамического сопротивления |
| US20140319598A1 (en) * | 2013-04-24 | 2014-10-30 | Madhur Bobde | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| CN107331711A (zh) * | 2017-07-26 | 2017-11-07 | 捷捷半导体有限公司 | 一种超低漏电水平的低压tvs器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101878571B (zh) | 低电容半导体器件 | |
| US20090057716A1 (en) | Epitaxial surge protection device | |
| CN106601826B (zh) | 一种快恢复二极管及其制作方法 | |
| US3897273A (en) | Process for forming electrically isolating high resistivity regions in GaAs | |
| US4419681A (en) | Zener diode | |
| US4109274A (en) | Semiconductor switching device with breakdown diode formed in the bottom of a recess | |
| CN106876449A (zh) | 一种沟槽金属－氧化物半导体及其制备方法 | |
| CN107919355B (zh) | 超低残压低容瞬态电压抑制器及其制造方法 | |
| CN109950299A (zh) | 一种功率集成二极管芯片结构及其制作方法 | |
| CN108074809B (zh) | 一种快速软恢复二极管芯片的制造方法 | |
| US11430780B2 (en) | TVS device and manufacturing method therefor | |
| RU2698741C1 (ru) | Способ изготовления вертикального низковольтного ограничителя напряжения | |
| CN210866178U (zh) | 一种集成化单向低容gpp工艺的tvs器件 | |
| CN106611797A (zh) | 一种具有局域金属寿命控制的功率器件及其制作方法 | |
| US20210313312A1 (en) | Transient Voltage Suppression Device And Manufacturing Method Therefor | |
| EP1050076B1 (de) | Verfahren zur herstellung von dioden | |
| CN114284144A (zh) | 二极管的制造方法及二极管 | |
| US3700976A (en) | Insulated gate field effect transistor adapted for microwave applications | |
| US10910501B2 (en) | Stucture and method for SIC based protection device | |
| CN112530938A (zh) | 一种用于soi工艺的横向scr抗静电结构及其制备方法 | |
| CN113013259A (zh) | 一种低导通压降肖特基二极管结构及其制备方法 | |
| CN106558624A (zh) | 一种快速恢复二极管及其制造方法 | |
| CN108598075A (zh) | 一种双向低压esd倒装二极管结构及其制备方法 | |
| CN109360822B (zh) | 一种瞬态电压抑制器及其制作方法 | |
| CN112397388B (zh) | 二极管及其制备方法 |