CN206250193U - 静电放电装置 - Google Patents

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Abstract

在一个实施例中，公开了一种静电放电(ESD)装置，包括：第一导电类型的半导体衬底；第一导电类型的第一半导体区域；第二导电类型的第一掺杂区域，其中第一掺杂区域和第一半导体区域一起形成齐纳二极管；第二导电类型的第二半导体区域，第二半导体区域设置在第一半导体区域的一部分上以及设置在第一掺杂区域的一部分上，其中第二半导体区域的峰值掺杂浓度小于半导体衬底的峰值掺杂浓度；还包括：第一导电类型的第二掺杂区域、第二导电类型的第三掺杂区域，第一导电类型的第四掺杂区域、第一隔离沟槽，其中第一隔离沟槽围绕第二掺杂区域的外周界和第一掺杂区域的至少一部分，并且其中第一隔离沟槽不围绕第三掺杂区域和第四掺杂区域。

Description

静电放电装置
相关申请的交叉引用
本申请要求2015年7月6日提交的美国申请No.62/189,104和2015年9月15日提交的美国申请No.62/218,829的优先权的利益，这两者在此通过引用其整体并入本文。
技术领域
本申请涉及一种半导体装置，更具体的，涉及一种静电放电装置。
背景技术
半导体行业已经利用各种方法和结构来形成静电放电(ESD)保护装置。根据一项国际规范(通常被称为IEC61000-4-2(2级)的国际电工委员会(IEC)规范)，期望ESD装置在大约1纳秒内对高输入电压和电流作出响应(IEC的地址是3，rue de Varembe，1211Geneve20，Switzerland)。
现有ESD装置中的一些使用与P-N结二极管组合的齐纳二极管。在多数情况下，装置结构具有高电容，电容一般大于约一到六(1到6皮法)。高电容限制了ESD装置的响应时间并且也是连接到ESD装置的装置的负载。一些现有ESD装置在穿通(punch-through)模式下操作，该模式要求装置具有非常薄且被精确控制的外延层(一般小于约2微米)，且更求在外延层中进行低掺杂。这些结构通常使得难以精确控制ESD装置的钳位电压且尤其难以控制低钳位电压，诸如小于约10伏(10V)的电压。
因此，期望具有这样一种静电放电(ESD)装置，其具有低电容、具有快速响应时间、对正ESD事件和负ESD事件都作出反应、具有被良好控制的钳位电压、在制造中易于控制以及具有可以控制为从低电压到高电压的电压范围内的钳位电压。
实用新型内容
为了解决上述以及其他问题，本公开提供了一种静电放电装置ESD装置，其特征在于：所述ESD装置包括：第一导电类型的半导体衬底；所述第一导电类型的第一半导体区域，其中所述第一半导体区域基本上覆盖所述半导体衬底的全部；第二导电类型的第一掺杂区域，其中所述第一掺杂区域和所述第一半导体区域一起形成齐纳二极管；所述第二导电类型的第二半导体区域，所述第二半导体区域设置在所述第一半导体区域的一部分上以及设置在所述第一掺杂区域的一部分上，其中所述第二半导体区域的峰值掺杂浓度小于所述半导体衬底的峰值掺杂浓度；所述第一导电类型的第二掺杂区域，所述第二掺杂区域设置在所述第二半导体区域中并覆于所述第一掺杂区域上，其中所述第二掺杂区域与所述第一半导体区域隔开至少两微米；所述第二导电类型的第三掺杂区域，所述第三掺杂区域设置在所述第二半导体区域中并覆于所述第一半导体区域上，其中所述第三掺杂区域与所述第一半导体区域隔开至少两微米；所述第一导电类型的第四掺杂区域，所述第四掺杂区域设置在所述第二半导体区域中并覆于所述第三掺杂区域上，其中所述第三掺杂区域、所述第四掺杂区域与所述第一半导体区域一起形成P-N-P结；以及第一隔离沟槽，所述第一隔离沟槽从所述第二半导体区域的顶面延伸并进入所述第一半导体区域，其中所述第一隔离沟槽围绕所述第二掺杂区域的外周界和所述第一掺杂区域的至少一部分，并且其中所述第一隔离沟槽不围绕所述第三掺杂区域和所述第四掺杂区域。
根据本公开的一方面，所述第一导电类型是P型导电性而所述第二导电类型是N型导电性。
根据本公开的一方面，所述P-N-P结具有约1V至约30V的集电极-发射极电压。
根据本公开的一方面，所述第二掺杂区域和所述第二半导体区域一起形成二极管，并且其中所述二极管的击穿电压大于所述P-N-P结的击穿电压。
根据本公开的一方面，所述半导体衬底的峰值掺杂浓度为至少约1×1019原子/cm3。
根据本公开的一方面，所述第一半导体区域的恒定掺杂浓度为约1×1016原子/cm3到约1×1020原子/cm3。
根据本公开的一方面，所述第二掺杂区域的峰值掺杂浓度为至少约1×1019原子/cm3。
根据本公开的一方面，所述第三掺杂区域的峰值掺杂浓度为至少约1×1019原子/cm3。
根据本公开的一方面，所述第四掺杂区域的峰值掺杂浓度为至少约1×1019原子/cm3。
根据本公开的一方面，还包括施加到所述第二掺杂区域和所述第四掺杂区域的第一导体；以及施加到所述半导体衬底的底面的第二导体。
附图说明
本发明的实施例将从详细描述和附图中得到更全面的了解，详细说明和附图不旨在限制本申请的范围。
图1包括用于根据本申请的一些实施例的ESD装置的电路的示意图。
图2示出了根据本申请的一些实施例的ESD装置的一个示例的一部分的截面图。
图3包括用于根据本申请的一些实施例的ESD装置的电路的示意图。
为了说明的简洁性和清楚性，图中的元件不一定按比例绘制，这些元件仅仅是示意性且非限制性的，且除非另有陈述，不同图中相同的参考数字表示相同元件。此外，为了描述的简洁性，省略了众所周知的步骤和元件的描述和细节。如本文所使用的，载流电极意指承载通过装置的电流的装置的元件，诸如MOS晶体管的源极或漏极或者双极晶体管的发射极或集电极或者二极管的阴极或阳极，以及控制电极意指腔制流过装置的电流的装置的元件，诸如MOS晶体管的栅极或者双极晶体管的基极。虽然本文中将装置解释为特定的N沟道或P沟道装置，或特定的N型或P型掺杂区域，但是本领域技术人员应明白，也可以是互补装置。本领域技术人员将明白，如本文所使用的、涉及电路操作的词“在……期间”、“与……同时”和“当……时”并非意指在开始动作时动作立即发生的精确术语，而是可以在由开始动作开始的反应之间存在一些小但合理的延迟(诸如传播延迟)。此外，术语“与……同时”意指某一动作至少在开始动作的一部分持续时间内发生。词“大约”或“基本上”的使用意指元件值具有预期接近所述值或位置的参数。然而，如本领域中所众所周知的，总是存在阻止值或位置与如所述那样精确的微小偏差。在本领域中已经恰当地确定高达至少百分之十(10％)(且对于半导体掺杂浓度是高达百分之二十(20％))的偏差被视为与如所述的精确理想目标的合理偏差。当用于指信号的状态时，术语“肯定”意指信号的激活状态，并且非激活意指信号的非激活状态。信号的实际电压值或逻辑状态(例如“1”或“0”)取决于是否使用正或负逻辑。因此，取决于是否使用正或负逻辑，“肯定”可以是高电压或高逻辑或者低电压或低逻辑，并且取决于是否使用正或负逻辑，否定可以是低电压或低状态或者高电压或高逻辑。这里，使用正逻辑约定，但本领域技术人员理解，也可以使用负逻辑约定。权利要求书和/或在附图的详细描述中的术语“第一”、“第二”、“第三”等用于区分相似的元件而不一定用于描述时间上、空间上、排名上或以任何其它方式的序列。应当理解，如此使用的术语在适当的情况下可以互换，并且在此描述的实施例能够以不同于本文描述或示出的其它序列来操作。为了附图的清楚起见，装置结构的掺杂区域被示出为具有通常为直线的边缘和精密的角度拐角。然而，本领域技术人员应了解，由于掺杂物的扩散和激活，掺杂区域的边缘一般来说可能不是直线且拐角也可能不是精密角度。
具体实施方式
以下对(一个或多个)实施例的描述在本质上仅仅是说明性的并且是决不意图限制本发明、其应用或用途。除其它事物外，本申请包括一种ESD装置，该ESD装置具有：第一导电类型的半导体衬底；第一导电类型的第一半导体区域，其中第一半导体区域基本上覆盖半导体衬底的全部；第二导电类型的第一掺杂区域，其中第一掺杂区域和第一半导体区域一起形成齐纳二极管；设置在第一半导体区域的一部分上以及设置在第一掺杂区域的一部分上的第二导电类型的第二半导体区域，其中第二半导体区域的峰值掺杂浓度小于半导体衬底的峰值掺杂浓度；设置在第二半导体区域中并覆于第一掺杂区域上的第一导电类型的第二掺杂区域，其中第二掺杂区域与第一半导体区域隔开至少两微米；设置在第二半导体区域中并覆于第一半导体区域上的第二导电类型的第三掺杂区域，其中第三掺杂区域与第一半导体区域隔开至少两微米；设置在第二半导体区域中并覆于第三掺杂区域上的第一导电类型的第四掺杂区域，其中第三掺杂区域、第四掺杂区域与第一半导体区域一起形成P-N-P结；以及从第二半导体区域的顶面延伸并进入第一半导体区域的第一隔离沟槽，其中第一隔离沟槽围绕第二掺杂区域的外周界和第一掺杂区域的至少一部分，并且其中第一隔离沟槽不围绕第三掺杂区域和第四掺杂区域。
除其它事物之外，本申请还包括一种ESD装置，该ESD具有：输入端子；输出端子；连接输入端子和输出端子的第一通道，其中第一通道包括串联连接的二极管和齐纳二极管，其中二极管的阳极连接到输入端子，并且其中齐纳二极管的阳极连接到输出端子；以及连接输入端子和输出端子的第二通道，其中第二通道包括P-N-P结，其中第一通道和第二通道并联连接输入端子和输出端子。
图1包括用于ESD装置的电路的示意图。该装置可以具有高的反向偏置保持电压(例如，＞10V)和正向偏置保持电压(例如，＞2V)。图1包括单通道ESD装置10。ESD装置10包括两个端子。端子11通常是输入端子，以及端子12通常是连接到要由ESD装置10保护的其它元件(未示出)的输出端子。例如，端子11可以连接到稳压电源(例如，5V电源)的高压侧。ESD装置10能够被构造成在端子11和12之间具有低电容。ESD装置10可以被设计用于将端子11和12之间形成的最大电压限制为ESD装置10的钳位电压。ESD装置10的尖锐击穿电压特性(或尖锐拐点(sharp knee))可以有助于更精确地控制钳位电压的值。低电容有助于对ESD装置10提供快速响应时间。ESD装置10包括被形成为P-N结二极管的控向二极管14、与二极管14串联连接的齐纳二极管15以及与二极管14和15的串联组合并联耦接的P-N-P结18。通道16包括控向二极管14和P-N-P结18。
在正常操作中，通过施加给端子11大约2V和施加给端子12接地参考电压，ESD装置10被偏置到正常操作电压，例如在大约2V和二极管15的击穿电压之间的电压。由于ESD装置10的特性，ESD装置10的电容可以随端子11和12之间的电压在该正常操作电压内变化而保持为低。在零偏置条件，ESD装置10具有用于二极管14的非常低的电容值。由于串联的电容器的电容是倒数值的总和，则齐纳二极管15的高电容可以被忽略。二极管14和15在零偏置条件所得的电容大约是二极管14的电容。ESD装置10的电容是二极管14的电容加上P-N-P结18的电容的总和。P-N-P结18的电容也非常小，因此，ESD装置10的总电容在这个零偏压条件下非常小。
如果在端子11上接收正ESD事件，端子11被强制到相对端子12的大的正电压。由于二极管14的阳极连接到端子11且阴极连接到二极管15的阴极，大的正电压使二极管14正向偏置且使二极管15反向偏置。随着端子11和12之间的电压达到ESD装置10的正阈值电压(二极管14的正向电压加上二极管15的击穿电压)，正电流(IP)从端子11经过二极管14和15流到端子12。二极管15将旋加到端子12的最大电压钳位到大约二极管15的击穿电压(加上二极管14的正向电压)。二极管15的尖锐拐点使得二极管15迅速将端子11和12之间的最大电压钳位到二极管15的击穿电压。二极管15的击穿电压可以是，例如，2.5V到200V，并且在一些实施例中，可以在20V至80V的范围中。同时，P-N-P结可以被构造为在正ESD事件下具有比二极管15的击穿电压大的击穿电压。这使得二极管14和15安全地处理正ESD脉冲。
如果在端子11上接收负ESD事件，端子11被强制到相对端子12的大的负电压。P-N-P结18例如可以被构造为具有至少2V的保持电压。P-N-P结18还可以被构造为在负ESD事件下具有比二极管14的击穿电压小的击穿电压。因此，负电流(IN)从端子12流过P-N-P结18，P-N-P结18可以安全地处理负ESD脉冲，使得ESD装置10在更高的保持电压处提供双向ESD保护。
在图1还以虚线描绘了用于装置10的多个输入实施例的附加细件。数个输入(例如，输入端子82和83)每个都可以使用通道80和81中的二极管和P-N-P结的相同组合来进行保护。输入的数量可以例如是，一个、两个、三个、四个、五个、十个或更多。
图2示出了ESD装置10的一个示例的一部分的截面图。装置10可以可选地包括覆盖衬底21的半导体区域22(示出为图2中的两条水平虚线之间的区域)。在一些实施例中，半导体区域22基本上覆盖衬底21的全部。半导体区域22可以例如通过外延生长来形成。在一些实施例中，半导体区域22具有与半导体衬底21相同的导电类型(例如，P型)。半导体区域22可以可选地包括掺杂剂梯度，其中掺杂剂浓度沿着半导体区域22的厚度远离半导体衬底21而减小，或掺杂剂浓度可以沿着半导体区域22的厚度远离半导体衬底21而增加。在一些实施例中，半导体区域22的一部分是未掺杂的。在一些实施例中，半导体区域22的一部分被掺杂得比半导体区域22的其余部分更高或者更低。例如，可以通过在层形成(例如，外延生长)期间施加掺杂剂气体和/或在相邻层之间扩散掺杂剂来形成掺杂剂浓度。在一些实施例中，区域22可以被形成为未掺杂的外延层，其中，来自衬底21和层27的掺杂剂扩散进入区域22以形成梯度。在一些实施例中，区域22可以由与衬底相同导电类型的注入物和后续扩散而形成。
半导体层27例如通过外延生长在衬底21和半导体区域22上形成。二极管14各自包括形成在层27表面上的具有与衬底21相同的导电性的掺杂区域33。区域33被形成为延伸到层27中并覆于区域24上。区域33通常被定位为使得区域33的周边在层27的表面处且由沟槽29完全围绕。
二极管15形成在半导体区域22上。半导体层27诸如通过外延生长形成在衬底21和区域22上，并且层27的一部分可以起二极管14的漂移区域的作用。P-N-P结18可以形成在层27和区域22中。ESD装置10还包括导体38和39以及电介质层36。端子11通常是输入并且电耦接至导体38，而端子12通常电耦接到地和导体39。
半导体区域24在形成层27的掺杂剂和衬底21和区域22的掺杂剂的界面附近形成以形成二极管15。在一些实施例中，衬底21形成为P型导电性，具有不小于大约1×1019原子/cm3且优选是在大约1×1019原子/cm3与1×1021原子/cm3之间的掺杂浓度。在一些实施例中，区域22具有在大约1×1016原子/cm3与1×1020原子/cm3之间的恒定掺杂浓度。在一些实施例中，半导体区域24形成为N型区域，具有不小于大约1×1019原子/cm3且优选是在大约1×1019原子/cm3与1×1021原子/cm3之间的掺杂浓度。此外，区域24的厚度通常可以是例如至少1微米、至少2微米或者在约1与3(1-3)微米之间，但可以是其它的厚度。因为除了区域24和衬底21的高掺杂浓度之外区域24的小厚度，因此当装置10接收从端子11到端子12的正电压时，该电压引起载流子浓度被局限在区域24内并靠近与衬底21的界面的小且高密度的区。这种载流子和掺杂剂的高浓度为区域22和区域24之间形成的二极管提供齐纳二极管的操作特性，从而形成齐纳二极管15。这种组合还为二极管15提供了非常尖锐的过渡或拐点，并允许二极管15的击穿电压或齐纳电压内非常精确的控制。可以通过改变区域24、衬底22和/或衬底21的载流子浓度来调整二极管15的击穿电压或齐纳电压。该齐纳击穿电压可以基本上比穿通击穿电压更可控。
层27优选被形成为具有较低的峰值掺杂浓度，该浓度比区域24的掺杂浓度小至少一个数量级，并且通常可以在约1×1013原子/cm3与1×1017原子/cm3之间。层27和区域24可以通过各种本领域技术人员公知的方法形成在衬底21上。例如，区域22可以被选择性地掺杂以形成区域24，然后层27可以通过外延生长来形成。
可以形成隔离沟槽29和31以将形成二极管14的部分与形成结18的层27的那部分隔离。通常产生从层27的顶面、通过层27并延伸进衬底21的开口来形成沟槽29和31。沟槽29也延伸通过区域24一定距离进入区域22，以防止横向传导穿过区域24到达层27和结18。形成沟槽29和31的方法是本领域技术人员公知的。因为沟槽29延伸通过区域24，它减少了对准容差并使得更容易可靠地产生装置10。沟槽29优选地形成封闭的多边形，其周边具有包围层27的一部分的开口。沟槽29可以被视为是多连通域。类似地，沟槽31可以被视为多连通域。区域24被定位成使得它在沟槽29的外边缘之间延伸，但终止在沟槽31的外边缘之前。这种构造有助于使用区域24以形成连续的齐纳二极管15，并确保区域24没有延伸到层27的位于P-N-P结18下的部分。沟槽29和31可以包括电介质衬垫30以提高电气隔离。
二极管14包括形成层27的表面上的具有与衬底21相同的导电性的掺杂区域33。区域33被形成为延伸到层27中并覆于区域24上。区域33一般定位成使得在层27的表面处的区域33的周边完全被沟槽29围绕。在一些实施例中，沟槽29是绕区域33形成的一个连续沟槽。区域33的峰值掺杂浓度通常比层27的峰值掺杂浓度更大，并且优选地大约等于衬底21的峰值掺杂浓度。区域33通常形成为从表面到层27延伸不大于约两(2)微米的距离，并优选为约十分之一到两(0.1-2)微米的距离。区域33和层27之间的大的掺杂浓度差和区域33的浅深度有助于对二极管14提供非常小的电容。在零偏置条件下，二极管14的这种非常小的电容有助于如上文所述形成装置10的小的零偏置电容。在零偏置处二极管14的电容一般小于约0.4皮法，以及二极管14和15的等效串联电容形成了装置10的电容，该电容通常小于约0.2皮法，并且优选不大于约0.01皮法。
区域33从区域24分开一定距离，其有助于最小化二极管14的电容。该间隔通常大约小于一至二十(＜1-20)微米。层27在区域33和24之间的部分形成二极管14的漂移区。层27的漂移区的厚度通常是至少大约两微米，以减少寄生晶体管的形成并确保装置10不会在穿通操作区域中操作。
掺杂区域35形成在层27的表面和沟槽29的外部。区域35的峰值掺杂浓度通常比层27的峰值掺杂浓度大，并且优选为大约等于衬底21的峰值掺杂浓度。在一些实施例中，区域35和区域33具有大致相同的峰值掺杂浓度。掺杂区域35覆盖形成在层27中的深N注入区域40。区域40可以例如具有至少大约1×1018原子/cm3的峰值掺杂浓度，或至少大约1×1019原子/cm3的峰值掺杂浓度。在一些实施例中，区域40的峰值掺杂浓度小于区域35的掺杂浓度。在一些实施例中，区域40可以与区域22间隔至少1微米、至少2微米、或约1至约3(1-3)微米之间。
掺杂区域35、N注入区域40和区域22可以一起形成装置10的P-N-P结18。通过本申请的教导的引导，本领域技术人员将会理解，这些组件的相对掺杂浓度可以被修改以获得用于装置10的期望的正向偏置保持电压。例如，正向偏置保持电压可以为至少约2V或至少约3V。在一些实施例中，P-N-P结的集电极-发射极电压可以为至少约1V、至少约2V、至少约5V、至少约10V或至少约15V。在一些实施例中，P-N-P结的集电极-发射极电压可以不超过约30V、不超过约25V、不超过约20V或不超过约15V。作为示例，P-N-P结的集电极-发射极电压可以在约1V到约30V之间。在一些实施例中，P-N-P结是垂直P-N-P结。
沟槽31围绕掺杂区域35和N注入区域40以将结18与二极管15隔离。沟槽31可以是例如封闭的多边形，其完全围绕掺杂区域35和N注入区域40。沟槽31延伸进入区域22，并且在一些实施例中，可以具有与沟槽29大约相同的深度。沟槽31也可以由与沟槽29相同的材料形成。
通过本申请的教导的引导，本领域技术人员可以很容易地将ESD装置改变为包括附加的通道。例如，如在图2中所描绘的ESD装置10可以被改变为包括如图1所描绘的可选的通道80和81。可以例如通过在衬底21的不同区域中复制形成在衬底21上的组件来形成附加的通道，其中隔离沟槽被适当地构造以隔离单独的通道。
图3包括用于ESD装置的另一个实施例的电路的示意图。该装置可以包括多个IO(如虚线示出的)。每个端子(例如，端子11、90和91)经由单独的二极管14与共享的齐纳二极管15并联连接。各个二极管14具有连接到共享的齐纳二极管15的阴极的阴极。在图3中描绘的ESD装置描绘为具有一个输入端子以及可选地多达三个输入端子，但是端子的数目没有特别的限制。端子的数目可以是例如，一个、两个、三个、四个、五个、十个或更多。
通过本申请的教导的引导，本领域技术人员可以容易地修改图2所描绘的ESD装置10以获得图3所描绘的ESD装置。例如，可以在装置之上形成与导体39类似的第二导体以提供第二输入端子。导体的一部分可以覆于包含在隔离沟槽29内的半导体区域27的一部分上。例如，具有与区域33相同或相似特征的第二掺杂区域形成在区域27中，但连接到第二导体。第二导体也可以耦接到具有例如与结18相同或相似的性质的单独的P-N-P结，并可选地包含在与沟槽31相同或相似的单独的隔离沟槽内。
在图3中描绘的ESD装置与图1中描绘的ESD装置的不同之处在于多个输入共享一个或多个齐纳二极管。通过本申请的教导的引导，本领域技术人员将理解ESD装置可以对图1和3中描绘的那些特征进行组合。即，ESD装置可以包括共享和不共享的齐纳二极管的组合。例如，ESD装置可以具有四个输入端子，其中两个输入共享一个或多个齐纳二极管，而另两个输入共享一个或多个不同的齐纳二极管。作为另一个示例，ESD装置可以具有三个输入端子，其中一个输入具有一个或多个专用的齐纳二极管，而两个其它输入共享一个或多个齐纳二极管。在一些实施例中，齐纳二极管的数量小于或等于输入端子的数量。在一些实施例中，齐纳二极管的数量大于或等于输入端子的数量。
本领域技术人员可以类似地应用本申请的教导以将ESD装置10修改为包括共享和不共享的齐纳二极管的组合。在这种情况下，某些端子将具有覆于包含在隔离沟槽29内的半导体区域27的一部分上的第二导体。例如，具有与区域33相同或相似特征的第二掺杂区域形成在区域27中，但连接到第二导体。同时，第三导体可以放置在衬底21的单独的区域之上，耦接到单独的齐纳二极管，以及使用适当构造的隔离沟槽进行隔离。
在一些实施例中，本申请公开的ESD装置可以具有至少约1V、至少约20V、至少约30V、或至少约40V的击穿电压。在一些实施例中，本申请所公开的ESD装置具有不超过约80V、不超过约70V、不超过约60V、不超过约50V或不超过约40V的击穿电压。例如，本申请中公开的ESD装置可以具有27V、44V或60V的击穿电压。
在一些实施例中，本申请中公开的ESD装置可以具有不超过约20皮法、不超过约10皮法、不超过约5皮法或不超过约1皮法的电容。在一些实施例中，本申请中公开的ESD装置可以具有至少约1V、至少约2V、至少约3V或至少约5V的负地移(ground shift)。
本文所公开的一些实施例包括对一个或多个电气装置(诸如，半导体管芯)提供静电放电保护的方法。该方法可以包括将本申请公开的任意ESD装置的输入端子(例如，ESD10中的端子11)电耦接到该电气装置。该方法还可以包括将本申请公开的任意ESD装置的第二端子(例如，ESD10中的端子12)耦接到地。
从上述的所有内容中，本领域技术人员可以确定，根据一个实施例，ESD装置包括：第一导电类型的半导体衬底；第一导电类型的第一半导体区域，其中第一半导体区域基本上覆盖半导体衬底的全部；第二导电类型的第一掺杂区域，其中第一掺杂区域和第一半导体区域一起形成齐纳二极管；设置在第一半导体区域的一部分上以及设置在第一掺杂区域的一部分上的第二导电类型的第二半导体区域，其中第二半导体区域的峰值掺杂浓度小于半导体衬底的峰值掺杂浓度；设置在第二半导体区域中并覆于第一掺杂区域上的第一导电类型的第二掺杂区域，其中第二掺杂区域与第一半导体区域隔开至少两微米；设置在第二半导体区域中并覆于第一半导体区域上的第二导电类型的第三掺杂区域，其中第三掺杂区域与第一半导体区域隔开至少两微米；设置在第二半导体区域中并覆于第三掺杂区域上的第一导电类型的第四掺杂区域，其中第三掺杂区域、第四掺杂区域与第一半导体区域一起形成P-N-P结；以及从第二半导体区域的顶面延伸并进入第一半导体区域的第一隔离沟槽，其中第一隔离沟槽围绕第二掺杂区域的外周界和第一掺杂区域的至少一部分，并且其中第一隔离沟槽不围绕第三掺杂区域和第四掺杂区域。
从前述的所有内容，本领域的技术人员可以确定，根据一个实施例，ESD装置包括：第一导电类型的半导体衬底，具有至少约1×1019原子/cm3的掺杂浓度；第一导电性的第一半导体区域，具有约1×1016原子/cm3到约1×1020原子/cm3的恒定掺杂浓度，其中第一半导体区域基本上覆盖半导体衬底的全部；第二导电类型的第一掺杂区域，具有至少约1×1019原子/cm3的掺杂浓度，其中第一掺杂区域和第一半导体区域一起形成齐纳二极管；第二导电类型的第二半导体区域，设置在第一半导体区域的一部分和第一掺杂区域的一部分上，其中第二半导体区域的峰值掺杂浓度小于第一峰值掺杂浓度；设置在第二半导体区域中并覆于第一掺杂区域上的第一导电类型的第二掺杂区域，其中第二掺杂区域与第一半导体区域隔开至少两微米，其中第二掺杂区域具有至少约1×1019原子/cm3的峰值掺杂浓度；设置在第二半导体区域中并覆于第一半导体区域上的第二导电类型的第三掺杂区域，其中第三掺杂区域与第一半导体区域隔开两微米，并且其中第三掺杂区域具有至少约1×1019原子/cm3的峰值掺杂浓度；设置在第二半导体区域中并覆于第三掺杂区域上的第一导电类型的第四掺杂区域，其中第四掺杂区域具有至少约1×1019原子/cm3的峰值掺杂浓度；以及第一隔离沟槽，其从第二半导体区域的顶面延伸并进入第一半导体区域，其中第一隔离沟槽围绕第二掺杂区域的外周界和第一掺杂区域的一部分，并且其中第一隔离沟槽不围绕第三掺杂区域和第四掺杂区域。
在一些实施例中，第一导电类型是P型导电性，而第二导电类型是N型导电性。在一些实施例中，第一掺杂区域具有与第二掺杂区域大约相同的掺杂浓度。在一些实施例中，第三掺杂区域的掺杂浓度小于第四掺杂区域的掺杂浓度。在一些实施例中，半导体衬底、第三掺杂区域和第四掺杂区域一起形成与齐纳二极管并联的P-N-P结。在一些实施例中，其中P-N-P结具有约1V到约30V的集电极-发射极电压。在一些实施例中，该装置进一步包括施加于第二掺杂区域和第四掺杂区域的导体。在一些实施例中，该装置进一步包括施加到半导体衬底的底面的导体。
从上述的所有内容，本领域的技术人员可以确定，根据一个实施例，ESD装置包括：输入端子；输出端子；连接输入端子和输出端子的第一通道，其中第一通道包括串联连接的二极管和齐纳二极管，其中二极管的阳极连接到输入端子，并且其中齐纳二极管的阳极连接到输出端子；以及连接输入端子和输出端子的第二通道，其中第二通道包括P-N-P结，其中第一通道和第二通道并联连接输入端子和输出端子。
在一些实施例中，ESD装置提供了双向ESD保护。在一些实施例中，ESD包括并联连接到输出端子的多个输入。
作为以下权利要求中所反映的，发明的方面可以少于单个前述公开实施例的所有特征。因此，以下所表达的权利要求由此被明确地合并到实施例的非限制性样本的详细说明中，每个权利要求自身作为本发明的单独实施例。此外，如本领域技术人员所理解的，虽然本文描述的一些实施例包括一些但不包括包含在其它实施例中的其它特征，但是不同实施例的特征的组合意味着在本公开的范围内，并且形成不同的实施例。这样的变化不应被视为脱离本公开的精神和范围。
鉴于上述情况，显然公开了新的装置和方法，在至少一个实施例中，包括连接输入端子和输出端子的P-N-P结。
虽然本发明的主题是结合具体的优选实施例和示例性的实施例进行说明，但上述附图和它们的描述仅描绘了主题的典型实施例，因此不应认为是对其范围的限制，明显的是，许多替代方案和变形将对本领域技术人员来说是显而易见的。

Claims (10)

1.一种静电放电装置，其特征在于：所述静电放电装置装置包括：
第一导电类型的半导体衬底；
所述第一导电类型的第一半导体区域，其中所述第一半导体区域基本上覆盖所述半导体衬底的全部；
第二导电类型的第一掺杂区域，其中所述第一掺杂区域和所述第一半导体区域一起形成齐纳二极管；
所述第二导电类型的第二半导体区域，所述第二半导体区域设置在所述第一半导体区域的一部分上以及没置在所述第一掺杂区域的一部分上，其中所述第二半导体区域的峰值掺杂浓度小于所述半导体衬底的峰值掺杂浓度；
所述第一导电类型的第二掺杂区域，所述第二掺杂区域设置在所述第二半导体区域中并覆于所述第一掺杂区域上，其中所述第二掺杂区域与所述第一半导体区域隔开至少两微米；
所述第二导电类型的第三掺杂区域，所述第三掺杂区域设置在所述第二半导体区域中并覆于所述第一半导体区域上，其中所述第三掺杂区域与所述第一半导体区域隔开至少两微米；
所述第一导电类型的第四掺杂区域，所述第四掺杂区域设置在所述第二半导体区域中并覆于所述第三掺杂区域上，其中所述第三掺杂区域、所述第四掺杂区域与所述第一半导体区域一起形成P-N-P结；以及
第一隔离沟槽，所述第一隔离沟槽从所述第二半导体区域的顶面延伸并进入所述第一半导体区域，其中所述第一隔离沟槽围绕所述第二掺杂区域的外周界和所述第一掺杂区域的至少一部分，并且其中所述第一隔离沟槽不围绕所述第三掺杂区域和所述第四掺杂区域。
2.根据权利要求1所述的静电放电装置，其特征在于：所述第一导电类型是P型导电性而所述第二导电类型是N型导电性。
3.根据权利要求1所述的静电放电装置，其特征在于：所述P-N-P结具有约1V至约30V的集电极-发射极电压。
4.根据权利要求1所述的静电放电装置，其特征在于：所述第二掺杂区域和所述第二半导体区域一起形成二极管，并且其中所述二极管的击穿电压大于所述P-N-P结的击穿电压。
5.根据权利要求1所述的静电放电装置，其特征在于：所述半导体衬底的峰值掺杂浓度为至少约1×1019原子/cm3。
6.根据权利要求1所述的静电放电装置，其特征在于：所述第一半导体区域的恒定掺杂浓度为约1×1016原子/cm3到约1×1020原子/cm3。
7.根据权利要求1所述的静电放电装置，其特征在于：所述第二掺杂区域的峰值掺杂浓度为至少约1×1019原子/cm3。
8.根据权利要求1所述的静电放电装置，其特征在于：所述第三掺杂区域的峰值掺杂浓度为至少约1×1019原子/cm3。
9.根据权利要求1所述的静电放电装置，其特征在于：所述第四掺杂区域的峰值掺杂浓度为至少约1×1019原子/cm3。
10.根据权利要求1所述的静电放电装置，其特征在于：还包括施加到所述第二掺杂区域和所述第四掺杂区域的第一导体；以及施加到所述半导体衬底的底面的第二导体。
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