CN101393916B - 形成高电容二极管的方法及其结构 - Google Patents

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Abstract

本发明公开了形成高电容二极管的方法及其结构。在一个实施方案中，在相反传导类型的半导体区域内形成高掺杂半导体沟道，以增加器件的电容。

Description

形成高电容二极管的方法及其结构
技术领域
本发明一般涉及电子学，尤其涉及形成半导体器件的方法和结构。 
背景技术
过去，半导体工业使用各种方法和结构来将电容器与其他有源和无源元件一起集成在半导体芯片上。例如，常常希望使用电容器来将滤波器集成到半导体芯片上。平行板电容器常用于这类应用。然而，平行板电容器占据半导体芯片的大面积。形成电容器的其它方法使用PN结，例如二极管或瞬态电压抑制器件的结。然而，这些器件的结构通常占据大的芯片面积，否则不能提供足够大的电容值。 
因此，希望有提供大电容和使用小的芯片面积的半导体器件。 
附图说明
图1简要说明依据本发明的提供大电容的半导体器件的电路表示的一部分的实施方案。 
图2说明依据本发明的图1的半导体器件的实施方案的一部分的横截面。 
图3说明依据本发明的图1中半导体器件的另一实施方案的一部分的横截面。 
图4说明依据本发明的图2和图3的半导体器件的平面图。 
图5简要说明依据本发明的提供大电容的另一半导体器件的电路表示的一部分的实施方式。 
图6说明依据本发明的图5中半导体器件的实施方案的一部分的横截面。 
图7简要说明依据本发明的使用图1的半导体器件的应用电路的一部分的实施方案。 
图8说明依据本发明的图2中半导体器件的另一实施方案的一部分的横截面。 
图9说明依据本发明的图2中半导体器件的再一实施方案的一部分的横截面；以及 
图10说明依据本发明的另一半导体器件的实施方案的一部分的横截面。 
为了说明的简单和清楚，图中的元件不必按比例绘制，并且不同图中相同的参考数字表示相同的元件。此外，为了描述的简单，省略了已知步骤和元件的描述和细节。如这里使用的载流电极(currentcarrying electrode)表示器件的元件，其承载通过该器件如MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或二极管的阴极或阳极的电流，而控制电极表示器件的元件，其控制通过该器件如MOS晶体管的栅极或双极晶体管的基极的电流。虽然这些器件在这里被解释为某个N沟道或P沟道器件，本领域的普通技术人员应该认识到，依照本发明，互补器件也是可能的。本领域中的技术人员应认识到，在这里使用的词“在...期间”、“当...同时”、“当...时候”不是一个行为和初始行为同时发生的准确术语，而是在被初反应激起的反应之间可能有一些小而合理的延迟，如传播延迟。为了附图的清楚，器件结构的掺杂区域被示为具有一般直线的边缘和精确角度的拐角。然而，本领域技术人员应理解，由于掺杂物的扩散和活化，掺杂区域的边缘一般可不是直线，并且拐角可不是精确的角度。 
具体实施方式
图1简要说明半导体器件10的一部分的实施方案的电路表示，该器件提供大电容并使用半导体芯片的较小面积。器件10包括2个端子，第一端子11和第二端子12。端子11或12中的任一个可以是输入或者输出端子。器件10包括第一齐纳二极管13，其与第二齐纳 二极管14串联耦合。二极管13和14的阴极一起连接在公共节点上，同时二极管13的阳极连接到端子11且二极管14的阳极连接到端子12。二极管13用来形成电容器15且二极管14用来形成电容器16。电容器15和16用虚线表示。如果正电压施加到相对于端子12的端子11，三极管13被正向偏置且二极管14被反向偏置，使得电流不流过器件10。然而，二极管13的正向偏置状态为电容器15形成了大电容值。类似地，如果正电压施加到相对于端子11的端子12，则二极管14被正向偏置且二极管13被反向偏置，使得电流不流过器件10。然而，二极管14的反向偏置状态为电容器16形成了大电容值。 
图2说明上面形成器件10的半导体芯片的实施方案的一部分的横截面图。二极管13和14以一般方式用出现在器件10的元件附近的虚线示出，这有助于形成二极管13和二极管14。器件10在体半导体基底18上形成。基底18通常形成有高掺杂浓度，这有助于为电容器16形成高电容值。半导体层19相邻于形成基底18的高掺杂浓度的掺杂物而形成。层19一般在基底18的上表面形成并具有低于基底18的掺杂浓度的掺杂浓度。层19的掺杂浓度通常比基底18的掺杂浓度低至少一或两个数量级。在优选的实施方案中，基底18具有不小于大约1×1019atoms/cm3的P型掺杂浓度。同样在这个优选实施方案中，层19具有不大于大约1×1017atoms/cm3并且优选地在1×1013atoms/cm3和1×1017atoms/cm3之间的N型掺杂浓度。层19可以用许多已知方法形成，包括在基底18的表面上形成外延层。掺杂区23在半导体层19的上表面上形成。层19的上表面与基底18的上表面相对。掺杂区23一般形成有与基底18大致一样的传导性和掺杂浓度。随后可形成半导体沟道24以有助于形成二极管13和二极管14。优选地，多个半导体沟道24形成为使得每个沟道24与掺杂区23接触，且从掺杂区23穿过层19延伸，并延伸一段距离26到基底18中。半导体沟道24一般形成为延伸到层19的上表面和区域23中。沟道24通常在掺杂区23形成之后形成。沟道24一般通过产生从区域23和层19的表面延伸到基底18中的开口来形成。例如，开口可以使用通常用来在半导体材料中形成槽开口的技术来形成。此后，诸如原位(in-situ)掺杂多晶硅的半导体材料可在开口内形成。希望开口的侧壁具有平滑的表面，以便有助于最小化泄漏。沟道24优选地形成为使得每个沟道24的大表面积与区域23的材料邻近并也与基底18的材料邻近。这个大的表面积有助于为电容15和16形成大电容。同样，每一个沟道24间隔得在一起接近以便使区域23内可形成的沟道的数量最大。在优选实施方案中，沟道24大约为0.4到2.0微米宽，并间隔开约0.6到2.0微米且优选地隔开一(1)微米。距离26一般大约为三(3)微米以助于增加电容。这些间隔和宽度有助于使表面积和因而形成的电容最大。作为结果，器件10提供的每单位面积的电容至少大约为每平方微米2.5毫微微(femto)法拉。本领域技术人员应认识到，区域23优选地应为连续的，且沟道24应既不分离也不隔离区域23的任何部分而远离区域23的剩余部分(参考图4)。如果区域23的一部分被分离，则它将形成单独的二极管。本领域技术人员应认识到，由于区域23和沟道24的相反的掺杂类型，沟道24不应设置成与导体29接触。寄生P-N结二极管在基底18和层19的P-N结形成。此寄生P-N二极管既不影响二极管13和14的工作也不影响器件10的电容。 
隔离槽21用来将器件10从可在基底18上形成的其他有源和无源器件隔离开。槽21形成为从层19的表面穿过层19延伸并进入基底18中。隔离槽21形成为闭合的多边形，例如具有环绕层19的一部分的侧壁的正方形或矩形圆柱体，其中设置区域23和沟道24。如下文中关于图4进一步看到的，槽21在层19的表面上形成闭合的多边形。随后，电介质27通常在层19的上表面上形成。电介质27通常在整个层19上但至少在被槽21包围的层19的那部分上形成。开口在覆盖并暴露区域23的表面的一部分的电介质内形成。导体29在此开口内形成并与区域23电接触，以便将区域23连接到端子11。此外，导体30通常在基底18的下表面上形成，以便将基底18连接到端子12。 
沟道24和掺杂区23的高掺杂浓度在每一沟道24和区域23的界面处形成齐纳二极管13。此外，沟道24和基底18的高掺杂浓度在每一沟道24和基底18的界面处形成齐纳二极管14。由于高掺杂浓度，在基底18内的沟道24的部分周围以及在区域23内的沟道24的部分周围形成窄的耗尽区。当二极管13和14中的任一个被反向偏置时，这些窄的耗尽区实质上耗尽载流子的区域，因而形成大电容。这有助于给器件10提供每单位面积的高电容。 
图3说明器件10的可选实施方案的一部分的横截面视图。器件10的可选实施方案包括与基底18类似的半导体基底32。然而，基底32形成有比基底18更低的掺杂浓度。为了提供大的掺杂浓度和载流子浓度，第一区域或半导体区域33形成为覆盖较低掺杂浓度的区域32。半导体区域33可以用各种方法来形成，包括在基底32的表面上形成外延层。可选地，基底32的上表面的一部分可例如通过离子注入或扩散被掺杂，以形成区域33。区域33具有与基底18实质上相同的掺杂类型和掺杂浓度(图2)。区域33的厚度35形成为使沟道24和区域33之间的表面积最大，以便使器件10的电容最大。厚度35一般至少与图2所示的距离26相同。第二半导体区域34形成为与区域33的掺杂物邻接。区域34具有与层19相同的掺杂类型，但具有与区域33实质上相同的掺杂浓度。区域34可通过各种方法来形成，包括形成具有区域34的掺杂类型和浓度的外延层，或者可选地通过形成外延层并对这样的外延层的一部分进行掺杂以形成区域34。沟道24和区域33的高掺杂浓度形成沿沟道24和区域33的P-N结的二极管14。通过中断基底33和区域23之间的沿着槽21的可能的载流子路径，区域34有助于减少器件10的泄漏。区域34应贯穿所有的沟道24并优选地延伸而超过槽21。区域33或区域34中的任一个可以省略而不影响器件10的高电容。 
图4说明在图1至图3的描述中解释的器件10的平面图。图4.说明在形成导体29之前的器件10以便可以看到器件10的布局。导体29由虚线示出。图4说明槽21的多连通的闭合的多边形特性。如 上文所示的，区域23优选地应形成为一个连续的区域，且沟道24不应分离或隔离区域23的任何部分而远离区域23的剩余部分。图4说明的示例性实施方案示出不隔离区域23的任何部分的沟道24的一个可能的布局拓扑。本领域技术人员应认识到，其它可能的布局拓扑可提供区域23的期望条件。 
图5简要说明了半导体器件40的一部分的实施方案，其是在图1到图4的描述中解释的器件10的可选实施方案。器件40除了第三端子43之外还包括第一端子41和第二端子42。端子41和42一般用于输入或输出端子，而端子43一般维持浮动或者可连接到比端子41和42更低的电位，如地参考电位。器件40有助于提供在端子41到端子42与浮动的端子43之间的双向保护，以及在端子41和42中的任一个或两者到端子43与公共参考例如连接到端子43的地之间的单向保护。器件40包括一般连接到彼此和端子43的阳极的齐纳二极管47和49。二极管49的阴极连接到端子42且二极管47的阴极连接到端子41。此外，器件40包括与相应的二极管47和49并联连接的寄生P-N结二极管46和48。相对于端子42施加到端子41的正电压使二极管49正向偏置且二极管47反向偏置。正向偏置的二极管49形成具有高电容值的电容51。类似地，向端子42施加相对于端子41为正的电压使二极管47正向偏置且二极管49反向偏置。具有高电容值的电容器50通过二极管47的正向偏置来形成。 
图6说明上面形成器件40的半导体芯片的实施方案的一部分的横截面视图。器件40以类似于图1到图3的描述中所描述的器件10的方式在基底18连同层19上形成。然而，器件40使用多个隔离槽21，包括隔离槽21以及与槽21实质上一样地形成的隔离槽52。隔离槽21环绕着层19的第一部分，其中形成二极管48和49，而隔离52环绕着层19的第二部分，其中形成二极管46和47。槽21使层19的第一部分从层19的第二部分隔离以阻止通过层19在其第一和第二部分之间的电流。此外，器件10的区域23用二极管48和49的掺杂区54代替，并且还用二极管46和47的掺杂区55代替。区域54和55 具有与沟道24的掺杂物一样的掺杂类型。例如，掺杂区54和55以实际上与基底18和沟道24的掺杂浓度相同的掺杂浓度形成有N-型传导性。 
半导体沟道53在层19的第二部分内形成以从层19的第二部分的表面穿过区域55，穿过层19的第二部分延伸并进入基底18内。半导体沟道53类似于沟道24而形成。电介质27通常用来覆盖层19的表面。开口在覆盖区域54的电介质27内形成，另一开口在覆盖区域55的电介质27内形成。导体29通过覆盖区域54并与区域54电连接的开口形成。导体29提供到端子42的电连接。导体57通过覆盖区域55并与区域55电接触的开口形成。导体57提供到端子41的电连接。 
二极管47通过在每个沟道53和基底18之间的界面的P-N结而形成。沟道53和基底18的高掺杂浓度为电容50形成高电容值。寄生P-N二极管46在基底18的高掺杂浓度和被槽52包围的层19的部分的较低掺杂浓度的界面处沿着P-N结形成。二极管46的阳极一般和二极管47的阴极一起形成。类似地，二极管49沿着由高掺杂浓度的沟道24和高掺杂浓度的基底18形成的P-N结而形成。寄生P-N二极管48由在较低掺杂浓度的层19的区域和较高掺杂浓度的基底18的界面处的P-N结形成，其中较低掺杂浓度的层19的区域被槽21包围。二极管48的阳极与二极管49的阳极加上二极管46和47的阳极在基底18内共同形成。因此，导体30一般电连接到二极管46、47、48和49的阳极。 
在相同的基底上并排形成二极管47和49有助于形成器件40的双向能力。此外，并排结构有助于为二极管47和49形成实质上对称的结，因为沟道24和53可以同时形成且区域54和55可同时形成。与二极管47和49的公共阳极的连接有助于形成具有双向保护的器件40。维持端子43浮动的能力有助于在引线上芯片(Chip on lead)和倒装(flip-chip)应用中使用器件40。 
器件10和40可用在使用高电容的各种应用中。例如，器件10 和40可用作静电放电(ESD)保护装置的一部分。此外，器件10或40的任一个可在可使用由器件10或40提供的电容的滤波器或其他电气装置中用作电容元件。 
图7说明多通道滤波器60的电路表示，其包括多个滤波器通道，例如第一滤波器通道61和第二滤波器通道62。通道61和62中的每一个都使用器件10作为每个通道的两个不同元件。通道61和62的每一个还包括可在覆盖器件10或40的表面上，例如在电介质27的表面上形成的电感器。在半导体器件上形成的这样的电感元件对本领域技术人员是已知的。所有的器件10都可在基底18上形成，并通过诸如槽21的隔离槽相互隔离。 
图8说明图1的半导体器件10的另一个实施方式的一部分的横截面视图。图8中所示的器件10的可选实施方案包括类似于沟道24的半导体沟道66。然而，沟道66形成为具有围绕层19的一部分的侧壁的闭合的多边形，其中设置区域23和沟道24。沟道66在槽21和区域23之间位于区域23的外部，并且形成为从层19的表面延伸进基底18中。沟道66通过形成从区域23和层19的表面延伸进基底18中的开口来形成。例如，开口可以通过使用一般用于在半导体材料内形成槽开口的技术来形成。此后，诸如原位掺杂多晶硅的半导体材料可在开口内形成。沟道66通常具有与基底18相反的传导类型，且具有与基底18近似相同的掺杂浓度。沟道66使可在区域23和基底18之间流动的泄漏电流最小。 
图9说明示出形成槽21的方法的器件10的一部分的横截面视图。在图9所示的槽21的实施方案中，开口通过层19并进入基底18而形成。此后，具有层19的传导类型的掺杂区沿着开口的侧壁但不在开口的底部上形成，如虚线70所示的。掺杂区在开口的侧壁附近的层19的部分内形成。掺杂区在区域18内的延伸形成不影响器件10的电气性能的寄生二极管。在层19内接近槽21的侧壁的因而形成的掺杂浓度通常不小于约1×1017atoms/cm3。随后，诸如二氧化硅的电介质72沿着开口的侧壁和底部形成。电介质可以全部填满开口或者 开口的一部分可保持敞开。开口的任何剩余部分通常用诸如非掺杂多晶硅的半导体材料填充。 
图10说明具有高电容的齐纳二极管80的实施方式的一部分的横截面视图。二极管80包括例如在基底18上形成的半导体层81，例如外延层。层81具有和基底18一样的传导类型，以及比基底18的掺杂浓度至小一个数量级的掺杂浓度。层81的掺杂浓度通常近似地在1×1013和1×1017atoms/cm3之间。多个半导体沟道84在区域23内形成并延伸进层81内。沟道84与沟道24类似，除了沟道84没有延伸进基底18内。沟道84延伸的深度在沟道84的底部和基底18之间留下距离86。距离86足以保证器件80不工作在击穿工作区域内。与层81邻近的沟道84的大表面积有助于为二极管80形成高电容。形成器件80的过程简单且可以减少制造成本。导体29可形成与区域23电接触或者可形成直接与沟道84电接触而省略区域23。 
可选地，基底18可用具有层81的掺杂浓度的较低掺杂的基底代替。在这样的实施方案中，层81可以省略。本领域技术人员应认识到，类似于区域23的另一掺杂区可以在层81上形成并与区域23相隔一段距离。另外的多沟道可穿过新区域并进入层81而形成。第二多沟道形成另一个二极管，该二极管的阳极连接到沟道84的二极管的阳极。这些阳极通常连接到基底18。 
鉴于上述内容，显然公开的一种新的器件和方法。连同其他特征包括的是，使用在两个相反传导性的高掺杂区域之间延伸的多个高掺杂沟道来形成齐纳二极管。使用垂直沟道提高了密度并减少了形成二极管所需的表面积。沟道的表面积也增加了齐纳二极管的面积并提高了每个二极管的电流传导性。 
虽然本发明的主题是用特定的优选实施方案来描述的，但显然对于半导体领域的技术人员来说，很多替换和变形是显而易见的。本领域技术人员应认识到，传导类型可被颠倒的。此外，为了描述的清楚而始终使用词“连接”。然而，其被规定为与词“耦合”具有相同的含义。因此，“连接”应被解释为包含直接连接或间接连接。 

Claims (10)

1.一种高电容齐纳二极管，包括：
第一传导类型的半导体基底，所述半导体基底具有第一掺杂浓度以及第一表面和第二表面；
第一传导类型的第一区域，所述第一区域与所述半导体基底的所述第一表面邻近，所述第一区域具有第一掺杂浓度；
第二传导类型的半导体层，所述半导体层与所述第一区域邻近并覆盖所述半导体基底，所述半导体层具有小于所述第一掺杂浓度的第二掺杂浓度，并且还具有与所述第一区域相对的第一表面；
掺杂区，其在所述半导体层的所述第一表面上，具有所述第一掺杂浓度；以及
第二传导类型的多个半导体沟道，所述多个半导体沟道从掺杂区穿过所述半导体层延伸，并进入所述半导体基底中，所述多个半导体沟道具有所述第一掺杂浓度。
2.如权利要求1所述的高电容齐纳二极管，其中所述第一掺杂浓度为至少1×1019atoms/cm3。
3.如权利要求1所述的高电容齐纳二极管，其中所述多个半导体沟道间隔开0.6至2.0微米，并具有为0.4至2.0微米的宽度。
4.如权利要求1所述的高电容齐纳二极管，还包括从所述半导体层的所述第一表面延伸进入所述半导体基底的隔离槽，所述隔离槽在所述半导体层的所述第一表面上形成闭合的多边形，其中所述闭合的多边形包围所述掺杂区。
5.一种形成高电容齐纳二极管的方法，包括：
提供第一传导类型的半导体基底；
形成覆盖所述半导体基底的第二传导类型的半导体层，所述半导体层具有第一掺杂浓度和表面；
形成与所述半导体基底的表面邻近的所述第一传导类型的第一区域，所述第一区域具有大于所述第一掺杂浓度的第二掺杂浓度；以及
形成从所述半导体层内穿过所述半导体层延伸并进入所述半导体基底的半导体沟道，所述半导体沟道具有所述第二传导类型和所述第二掺杂浓度，其中所述半导体沟道和所述第一区域之间的界面形成所述齐纳二极管。
6.如权利要求5所述的方法，还包括：在所述半导体层的所述表面上形成掺杂区，其中所述半导体沟道延伸进入所述掺杂区中；以及
通过形成穿过所述掺杂区并进入所述半导体基底的开口，来形成包围所述半导体沟道和所述掺杂区的隔离槽，其中所述开口具有侧壁和底部；沿着所述侧壁但不在底部上形成所述第二传导类型的掺杂物，并将所述掺杂物扩散进所述半导体层的一部分中；沿着所述侧壁和所述底部形成电介质；以及在所述开口内的所述电介质上形成半导体材料并填充所述开口。
7.如权利要求5所述的方法，还包括形成从所述半导体层的所述表面延伸进所述半导体基底中的隔离槽，以及其中所述隔离槽在所述半导体层的所述表面形成闭合的多边形，其中所述闭合的多边形包围所述半导体沟道。
8.如权利要求7所述的方法，还包括在所述半导体层的所述表面上和所述闭合的多边形内形成掺杂区，其中，所述半导体沟道延伸进入所述掺杂区中。
9.一种形成高电容齐纳二极管的方法，包括：
提供第一传导类型和第一掺杂浓度的第一半导体材料；
形成位于所述第一半导体材料上的第二传导类型和第二掺杂浓度的第二半导体材料；
形成延伸进入所述第一半导体材料中的多个半导体沟道，所述多个半导体沟道具有所述第二传导类型和第三掺杂浓度，所述第三掺杂浓度至少与所述第一掺杂浓度一样大，其中，所述半导体沟道和所述第一半导体材料之间的界面形成齐纳二极管的P-N结，以及
形成与所述多个半导体沟道电接触的导体。
10.如权利要求9所述的方法，其中形成所述多个半导体沟道的步骤包括将所述第一掺杂浓度形成为在1×1013到1×1017atoms/cm3之间，以及将所述第三掺杂浓度形成为不小于1×1018atoms/cm3。
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