KR101164082B1 - 버티컬 과도전압억제기(ｔｖｓ)와 ｅｍｉ필터의 회로 설계와 제조방법 - Google Patents

버티컬 과도전압억제기(ｔｖｓ)와 ｅｍｉ필터의 회로 설계와 제조방법 Download PDF

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Abstract

하나의 버티컬 TVS(VTVS) 회로는 VTVS 장치를 지탱하는 반도체 기판을 포함하고 강하게 도핑된 층은 가판의 바닥에까지 연장된다. 깊은 트렌치들은 멀티채널 VTVS 사이에 절연되도록 제공되었다. 트렌치 게이트들은 EMI 필터로 집적된 VTVS의 커패시턴스를 증가시키기 위해 제공된다.

Description

버티컬 과도전압억제기(ＴＶＳ)와 ＥＭＩ필터의 회로 설계와 제조방법 {Circuit Configuration and Manufacturing Processes for Vertical Transient Voltage Suppressor(TVS) and EMI Filter}
발명의 분야
본 발명은 일반적으로 버티컬 과도전압억제기(TVS)와 EMI 필터의 회로 설계와 제조방법에 관한 것이다. 좀더 구체적으로, 본 발명은 버티컬 과도전압억제기 (VTVS)와 EMI 필터의 개량된 회로 설계와 제조 방법에 관한 것이다.
관련기술의 서술
과도전압 억제기(TVS)는 집적 회로에 인가된 의도하지 않은 과도전압에 기인하는 손상으로부터 보호하는 보호 집적 회로에 공통적으로 적용된다. 집적 회로는 일반적인 범위의 전압을 관리하도록 설계되었다. 하지만, 정전기 방전(ESD), 빠른 과도전류와 번개, 예상하지 못하고 제어불가능한 높은 전압과 같은 상황에서는 회로 위에 치명을 줄 수 있다. TVS 장치는 이러한 과도전압 상황이 발생하였을 때 집적 회로에 발생하려는 손상을 피할 수 있도록 보호기능을 제공하기 위해 필요하다. 점점 증가하는 수의 장치들이 과도전압 손상에 취약한 집적 회로와 함께 구현되어 있어서, TVS 보호에 대한 수요 또한 증가했다. TVS의 전형적인 응용은, USB의 전원 과 데이터 선의 보호, 디지털 비디오 인터페이스, 고속 이더넷, 노트북 컴퓨터, 모니터 그리고 디스플레이 평판에서 찾아볼 수 있다.
도1a-1은 전형적인 상업적으로 이용가능한 멀티채널 TVS 어레이(array)(10)를 도시한다. 두 세트의 조종(steering) 다이오드, 즉, 두 개의 입/출력(I/O) 터미널(I/O-1, I/O-2)의 다이오드(15-H, 15-L)와 다이오드(20-H, 20-L)가 각각 있다. 또한, 고전압 터미널(Vcc)로부터 접지 전압 터미널(Gnd)까지의 애벌런치(avalanche) 다이오드로 기능하기 위한 더 큰 크기의 제너 다이오드(Zener diode)(30)가 있다. 양의 전압이 I/O 패드중의 하나에 인가될 때, 고압(high side) 다이오드(15-H, 20-H)는 순 바이어스(forward bias)를 제공하고 예를 들면 제너 다이오드(30)과 같은 큰 Vcc-Gnd 다이오드에 의해 고정된다. 조종 다이오드(15-H, 15-L, 20-H, 20-L)는 I/O 전기용량(capacitance)을 줄이고 그 때문에 고속 이더넷 이용과 같은 고속회선에서의 손실을 줄이도록 작은 크기로 설계되었다. 도1a-2는 도1a-1에 도시된 TVS(10)의 Vcc와 GND 사이에 있는 제너 다이오드의 역전류(IR) 대 역블로킹전압(BV)의 특성을 도시한다. 상기 도1a-2에 도시된 역전류(IR)는 Vcc와 GND 사이, 제너 다이오드를 통과하여 전도되는 역전류를 표시한다. 여기서 각 조종 다이오드의 역 BV는 제너 다이오드의 BV보다 높다고 가정한다. 그러나 Vcc에서 Gnd까지의 패드 전압이 조종 다이오드의 역 BV의 합과 같거나 그보다 높을 때의 전류는 두 가지의 조종 다이오드 경로 모두를 통과하여 흐른다. 제너 다이오드가 BJT나 SCR에 비해 단위 면적당 높은 저항을 가지고 조종 다이오드 또한 역 전도에서 강해야만 하기 때문에 BJT는 높은 전류에서 실제로 불리하다. SCR와 BJT의 제너 클램 프(clamp) 전압의 경우 높은 전류에서 더 낮고 따라서 조종 다이오드 경로는 전도되지 않을 것이다. Vcc-Gnd 다이오드(30)와 조종 다이오드(15, 20)의 항복전압(breakdown voltage)은 운전 전압(operating voltage)(Vrwm)보다 더 커야 하므로 이 다이오드들은 오직 과도전압 상태일 때에만 켜진다. Vcc-Gnd 클램프 다이오드 문제를 가진 다이오드들은 전형적으로 역블로킹 모드에서 저항성을 띄고 저항을 줄이기 위해서는 넓은 면적이 필요하다. 도1a-2에 도시된 바와 같이, 높은 저항은 높은 전류에서 BV를 증가시킨다. 높은 BV는 상술했듯이 조종 다이오드의 항복을 유발할 뿐만 아니라 TVS 장치가 보호하려고 하는 회로에 손상을 일으킨다. 큰 사이즈의 다이오드의 구비에 대한 요구는 이러한 TVS 회로가 구현되었을 때 장치의 추가적인 소형화를 제한한다.
과도전압억제(TVS) 회로가 차지하는 크기와 표면적을 줄이기 위해, 버티컬(vertical) TVS 다이오드는 도1b-1에 도시된 바와 같이 구현된다. TVS는 음극 아래의 N+ 영역과 함께 도핑된 P기판의 최상위 표면 위에 형성된 음극 터미널을 구비하는 N+ 제너 애벌런치 다이오드까지 표준 P기판으로 구현된다. 금속층은 양극처럼 기능하기 위해 기판의 바닥에 형성된다. P 기판은 보통 10 내지 20(ohms/cm)의 저항력을 가지고 있기 때문에 다이오드에 높은 저항을 일으킨다. 도1B-2는 2채널 버티컬 TVS 다이오드의 등가회로를 도시한다. TVS 다이오드는 도1c-1와 도1c-2에 도시된 EMI 필터로 집적될 수 있다. 도1b-1 내지 도1c-2에 도시된 이러한 버티컬 다이오드와 EMI 필터의 설정들은 기판의 높은 저항력에 의해 유발된 높은 다이오드의 저항 때문에 매우 큰 접합 전기용량과 적은 클램핑(clamping) 성능의 단점을 안는 다.
따라서, 상기 논의된 어려움을 해결하기 위한 새롭고 향상된 회로 설계와 생산 방법을 제공하기 위한 회로 설계와 장치 생산 분야의 요구는 여전히 존재한다. 특히, 휴대용 전자 장치를 위한 저비용 고밀도 TVS와 EMI 필터를 제공할 수 있는 새롭고 향상된 TVS 회로의 요구가 여전히 존재한다.
발명의 요약
따라서 본 발명의 특징은 상기 논의된 한계와 어려움을 극복할 수 있는 작은 실리콘 다이의 공간범위(footprint)를 가진 저비용 TVS와 EMI 필터를 생산하기 위한 정통 DMOS 처리과정을 실행하는 DMOS 기술을 적용함으로써 개량된 버티컬 TVS와 EMI 필터 회로를 제공하는 것이다.
또한, 정통 버티컬 트렌치(trench) DMOS 기술을 사용함으로써 향상된 TVS와 EMI 필터 회로를 제공하기 위한 개량된 장치 설계와 제조 방법을 제공하는 것도 본 발명의 다른 특징이고, 트렌치 게이트는 채널 절연과 필터 커패시터로 기능하는 TVS 구조의 일부에 구현된다.
본 발명의 또 다른 특징은 정통 트렌치 DMOS 처리 과정을 구현하는 DMOS 기술을 적용함으로써 개량된 버티컬 TVS와 EMI 필터 회로를 제공하는 것이고, TVS와 EMI 필터 구조체의 측방향 구조는 작은 실리콘 다이 공간범위를 달성하고 생산 비용을 더 절감하는 집적 회로 셀 밀도를 증가시킨다.
본 발명의 바람직한 실시예를 간단히 하면 과도전압을 억제하는 EMI필터로 집적된 과도전압억제기(TVS)는 제1 및 제2 VTVS를 포함하고 각각의 VTVS는 well 내에 배치된 제1 도전 타입의 음극 접촉 도프(doped) 영역을 포함한다. 즉, 제1 도전 타입의 반도체 기판 위에 지지되는 제1 도전 타입의 에피택시얼 층 내에 둘러싸여 있는 제2 도전 타입의 바디 영역(body region)은 음극 접촉 도프 영역을 접촉하는 반도체 장치의 최상위부 위에 배치된 음극을 띄는 반도체 기판의 바닥에 배치된 양극에 접촉하고, 따라서 제1 및 제2 버티컬 TVS를 형성한다. EMI 필터로 집적된 VTVS는 제1 및 제2 VTVS의 음극을 전기적으로 연결하는 단열된 도전부를 더 포함하고 따라서 제1 및 제2 VTVS와 함께 EMI 필터로서 기능한다. 다른 실시예에서, 도전부는 제1 및 제2 VTVS의 음극을 전지적으로 연결하기 위해 반도체 기판의 최상위부에 배치되는 폴리실리콘(polysilicon) 층이다. 다른 실시예에서 반도체 기판은 P 타입의 기판이고 제1 및 제2 VTVS의 well은 P-well 이다. 다른 실시예에서, 각각의 제1 및 제2 VTVS는 다이오드의 항복전압을 조절하기 위해 음극 접촉 도프된 영역의 아래에 배치된 제2 도전 타입의 도프된 영역을 더 포함한다.
다른 실시예에서, 본 발명은 집적 회로(IC)로서 형성된 전자 장치를 더 밝히고 전자 장치는 과도전압억제(TVS) 장치를 더 포함한다. TVS 장치는 VTVS 장치를 지지하기 위한 반도체 기판을 포함하고 VTVS의 양극처럼 기능하는 앞면과 음극처럼 기능하는 뒷면을 포함한다. VTVS 장치는 고유의 다이오드(inherent diode)와 트렌치 DMOS로 설정된 기생의(parasitic) 트랜지스터를 더 포함하고 전원부와 바디 영역은 고유 다이오드와 전원부로 기능하고, 바디 영역과 에피택시얼 층은 기생 트랜지스터로 기능하고 트랜치 게이트는 절연 트랜치로 기능한다. DMOS는 뒷면 위에 배치된 음극처럼 기능하는 드레인에 쇼트된(shorted) 트렌치 게이트 러너(trench gate runner)를 더 포함한다. 바람직한 실시예에서, 반도체 기판은 N 전원과 P 바디 영역 사이에 형성된 고유 다이오드와 N 전원, P 바디 영역 그리고 N 에피택시얼 층 사이에 형성된 NPN 트랜지스터와 함께 N 에피택시얼 층을 지지하는 N 타입 기판을 더 포함한다. 다른 실시예에서, 트렌치 게이트 러너는 반도체 기판의 가장자리 위에 배치되어 있고 트렌치 게이트 러너를 에피택시얼 층을 통과하여 음극까지 쇼트시키기 위해 절연 트랜치에 비해 넓은 폭을 가진다. 다른 실시예에서, 바디 영역은 약 6볼트의 MOSFET 게이트 임계전압에 대응하는 도펀트 농도(dopant concentration)를 가지고 트렌치 게이트의 게이트 산화층은 약 15볼트의 항복전압을 견디기 위해 제공되는데, 이에 의해 VTVS는 6볼트를 초과하는 전압이 그 위에 인가될 때 작동하고 기생(parasitic) 트랜지스터는 클램핑 전압 아래의 전압을 유지하기 위해 과도 전류를 전송하도록 제공된다.
본 발명은 집적 과도전압억제(TVS) 회로를 구비한 전자 장치를 제조하는 방법을 더 밝힌다. 상기 방법은 고유 PN 접합 다이오드와 버티컬 TVS로 기능하기 위한 기생 NPN 또는 PNP 트랜지스터를 구비한 버티컬 DMOS 장치를 제조하기 위한 표준 DMOS 제조 과정을 적용하는 단계를 포함한다.
본 발명의 상기 목적 및 다른 목적들은 하기의 다양한 도면과 함께 첨부된 바람직한 실시예에 대한 상세한 설명을 읽고 난 당해 기술 분야에 속하는 숙련된 자들에게 자명함은 분명하다.
도면의 간단한 설명
제1a-1도는 종래 TVS 장치를 도시하는 회로도이고 제1a-2도는 TVS 장치의 역 특성을 도시하는 I-V 다이어그램, 즉 전류대 전압 다이어그램이다.
제1b-1도는 버티컬 TVS 다이오드의 단면도이고 제1b-2도는 종래 버티컬 TVS 다이오드의 등가 회로도이다.
제1c-1도는 EMI 필터가 집적된 버티컬 TVS 다이오드의 단면도이고 제1c-2도는 EMI 필터로 집적된 종래 버티컬 TVS 다이오드의 등가 회로도이다.
제2a도와 제2b도는 각각 버티컬 트렌치 DMOS 기술에 의해 제조된 트렌치 DMOS로 구성된 버티컬 TVS의 단면도와 등가 회로도이다.
제3a 내지 제3d도는 각각 버티컬 트렌치 DMOS 기술에 의해 제조된 버티컬 TVS의 두 개의 서로 다른 실시예의 단면도들과 등가 회로도들이다.
제4도는 DMOS 기술을 사용하여 제조된 버티컬 다이오들로 구성된 TVS 회로의 단면도이다.
제5a 내지 제5e도는 DMOS 기술을 사용하여 제조된 바이폴라 트랜지스터로 구성된 버티컬 TVS의 실시예들의 단면도이다.
제6도는 DMOS 기술을 사용하여 제조된 저항 요소들에 의해 연결된 다이오드들로 구성된 EMI 필터가 집적된 버티컬 TVS의 단면도이다.
제7a 내지 제7b도는 DMOS 기술을 사용하여 제조된 저항 요소들에 의해 연결된 바이폴라 트랜지스터들로 구성된 EMI 필터가 집적된 버티컬 TVS의 단면도들이다.
제8도는 DMOS 기술을 사용하여 제조된 트랜치들에 의해 단열되고 저항 요소들에 의해 연결된 다이오드들로 구성된 EMI 필터가 집적된 버티컬 TVS의 단면도이다.
제9a 내지 제9d도는 DMOS 기술을 사용하여 제조된 트랜치들에 의해 절연되고 저항 요소들에 의해 연결된 바이폴라 트랜지스터로 구성된 EMI 필터로 집적된 버티컬 TVS의 단면도들이다.
제10a 내지 제10b도는 DMOS 기술을 사용하여 제조된 다이오드들 사이에서 절연된 트랜치들을 구비한 조종(streering) 다이오드들과 TVS로 구성된 버티컬 TVS의 단면도이다.
제11, 12a 및 제12b도는 폴리필드(poly-filled) 트렌치들이 DMOS 기술을 사용하여 제조된 다중 커패시터로 더 기능하는 입력과 출력 채널 사이의 트렌치 절연체들로 구성된 EMI 필터가 집적된 두 버티컬 TVS의 단면도들이다.
제13a와 제13b도는 각각 DMOS 기술을 사용하여 제조된 EMI 필터가 집적되고 절연 트렌치들에 의해 절연되고 트렌치 인덕터에 의해 서로 연결된 버티컬 다이오들에 의해 구성된 버티컬 TVS의 측단면도와 평면도이다.
제14a 내지 제14g도는 주 트렌치 DMOS 과정을 사용한 전류 발명에 따른 EMI 필터가 집적된 멀티채널 VTVS의 제조 과정 단계를 보여주는 단면도들의 집합이다.
도2a와 도2b는 표준 DMOS 과정을 사용하여 제조한 버티컬 과도전압억제기(VTVS)(100)의 측단면도와 회로도이다. VTVS(100)는 고유 다이오드와 NPN 트랜지스터를 포함하는 버티컬 TVS의 양극 터미널(110)로 기능하는 앞면과 음극 터미널(120)로 기능하는 뒷면을 포함하는 강하게 도핑된 반도체 기판(105) 위에 형성된다. 제품이 표준 트렌치 DMOS 과정을 적용함으로써 제조되므로, 도2a의 단면도는 드레인처럼 기능하는 N+ 기판(105) 위의 N 에피택시얼 층(115)의 꼭대기에 있는 바디 영역(130) 위에 형성된 전원부(125)와 함께 트렌치 NMOS 구조를 도시한다. 절연된 트렌치 게이트(135)는 3차원 공간에서 다른 트렌치 게이트를 통하여 모퉁이 영역에서 게이트 러너(135-GR)와 서로 연결된다. 이 VTVS 장치가 일반적인 트렌치 DMOS와 다른 점은, 도2a에 도시된 바와 같이, 게이트 러너(135-GR)가 N 에피택시얼 층(115)에 연결되는 게이트 트렌치 접촉(또는 게이트 패드) 영역에서 게이트 금속(140)에 의해 드레인에 쇼트된다는 점이다. 이것은 나머지 마스크의 사용 없이 DMOS 접촉 오프닝(opening) 과정 동안 게이트 러너 트렌치(135-GR)보다 넓은 게이트 접촉 개구(140)를 에칭(etching)함으로써 달성된다. 도2b에 도시된 등가회로는 따라서 드레인에 쇼트된 게이트를 도시한다. VTVS 장치를 5V의 장치로 만들기 위해, P 몸체(130)의 도펀트 농도는 복합 주입에 의해 약 6V의 MOSFET 게이트 임계 전압에 대응하는 수준까지 증가될 수 있고 게이트 산화층(145)의 두께는 15V 높이의 항복전압을 견딜 수 있도록 증가된다. 따라서, VTVS는 일반적인 5V의 작동 전압이 인가될 때에는 작동되지 않는다. 하지만 높은 과도전압이 5V를 초과하는 상황이 발생할 때, 전압은 게이트로 인가되고 MOS를 작동시킨다. 기생 NPN 또한 켜지고 따라서 큰 전류가 많은 저항 없이 장치를 통하여 흐를 것이고, 다이오드 전체에 향상된 클램핑(clamping)을 제공할 것이다. 도2a는 또한 보통의 DMOS 장치처럼 DMOS 바디 영역(130)이 전원(125)에 쇼트됨을 도시한다.
도3a는 바디 영역(130')가 부동적인 것을 제외하고는 도2a에 도시된 것과 구조가 비슷한 다른 실시예의 단면도이다. 도3b에 도시된 등가회로에서, 게이트(135)는 드레인(105)에 묶여 있고 상기 장치는 MOS + NPN처럼 기능한다. 게이트(135)는 또한 전원(125)에 묶일 수 있고, 그런 경우, MOS 트랜지스터는 절대 켜지지 않고, 장치는 NPN처럼 기능한다. 게이트(135)의 깊은 곳은 또한 채널들 사이와 입력과 출력 터미널 사이의 절연성을 개선시키기 위해 N-epi 층(115)을 통하여 N+ 기판(105)의 깊은 곳까지 확장된다. 또한, 도3c에서처럼 트렌치 게이트(135)는 도전 물질대신 산화물(145') 또는 다른 유전체 물질로 채워질 수 있다. N+ 영역(125), P 바디 영역(130) 그리고 N 에피택시얼 접합(115)은 도3d처럼 오픈 베이스 NPN을 형성한다. 몸체(130)에서 N+ 영역(125) 또는 N 에피택시얼 접합(115)은 P 바디 영역(130)의 도펀트 농도를 변화시킴으로써 6V의 항복전압을 갖도록 맞추어지고, 그 때문에 더 높은 과도전압이 접합에 충격을 가할 때, 항복이 일어나고 항복이 NPN을 작동시켜 다른 회로들을 보호하도록 한다. 도2와 도3에 도시된 장치 구조에 더해, P 채널 DMOS와 VTVS의 PNP는 반도체의 전극을 단순히 변화시킴으로써 비슷한 방법으로 만들어질 수 있다.
VTVS를 응용한 개량된 다이오드를 도시한 도4를 참조하자. 다이오드(200)은 저항을 줄이기 위해 강하게 도핑된 P+ 기판(205)을 토대로 한다. DMOS에서 사용되는 두껍게 도핑된 P+ 기판은 표준 IC 공정에 의해 제조된 종래기술의 다이오드에서 사용되는 P 기판의 10-20 ohm/cm의 저항에 비해 오직 cm당 몇 미리 ohm의 저항만을 제공한다. 대신 저항을 줄이기 위한 강하게 도핑된 바닥층을 구비한 얇게 도핑된 기판이 사용될 수 있다. N 몸체(215)는 P 에피택시얼 층(210)내에 비소나 인 이온을 주입함으로써 형성되는 반면, 도펀트 밀도를 통제함으로써 N 몸체(215)와 P 에피택시얼 층(210) 사이의 항복은 약 6V 또는 다른 요구되는 전압으로 조절될 수 있다. P 에피택시얼 층(210)은 저항을 최소화하기 위해 단지 몇 마이크론의 두께만을 가진다. 또한 N+ 영역(220)은 기판(205)의 바닥 위에 형성된 양극 터미널(230)과 함께 음 전극(225)에 저항 접촉을 개선시키기 위해 N 바디 영역(215)의 꼭대기에 형성된다.
도5a 내지 도5c는 VTVS를 응용한 바이폴라 트랜지스터들이다. 도5a에 도시된 NPN과 같이, N+ 음극영역(220')은 음 전극(225')에 연결된 음극영역을 형성하기 위해 N+ 기판(205') 위의 N-에피 층(210')의 꼭대기에 형성된 P-well 내에 주입된다. 선택적인 P 영역(235)은 P 도펀트 밀도를 변화시킴으로써 항복을 조절하는 N+ 음극영역(220') 아래에 배치될 수 있다. P-well(215')는 접촉 금속(240)과 N 에피 층 (210')을 통하여 음극(230)에 쇼트된다. 장치의 지정된 동작 전압을 초과하는 높은 과도전압이 N+ 음극영역(220')과 P 영역(235) 사이의 접합에 충격을 가할 때, 접합부 아래에는 전자들이 쇼트 접촉 금속(240)을 통하여 상기 N-에피 층(210')으로 흘러서 양극(230)에 도달하도록 야기시키는 항복 현상이 발생할 것이다. 전류가 영역들(220', 235, 215', 210) 사이에서 형성된 NPN을 증가시킬 때, NPN은 낮은 저항과 높은 전류에서 실행되도록 켜지고, 따라서 클램핑 성능을 향상시킨다. 도5b에서 항복 조절 P 구역(235')은 N+ 음극영역(220')에 측방향으로 배치되어 있다. 이것은 항복 현상이 일어나는 N+/P 영역 접합으로의 금속 전극들(240, 225')의 접합부들 사이의 갈라진 갭들이 과열을 피하기 위해서 유연하게 조절되는 장점을 제공한다.
도5c는 PNP 바이폴라 트랜지스터에 기초한 다른 개량된 VTVS이다. 도4에 있는 다이오드(200)에 비해, 도5c에 있는 장치는 음극과 연결하는 N 몸체 내의 P+ 주입영역(220'')을 더 포함한다. PNP 트랜지스터로 구성된 P+ 주입영역(220''), N-well(215) 그리고 P 에피 층(210) 또는 P+ 기판(205)은 N 몸체(215)와 P 에피 층(210) 사이의 접합 항복의 유발을 위해 제공되는 PNP 트랜지스터로 제공된다. 따라서 VTVS 장치의 클램핑은 향상된다.
도5d는 대칭 TVS로 구성된 유사한 동작 원리를 가진 다른 실시예의 단면도이다. P-well(215')은 반도체 기판의 바닥면이 유동적인 상태인 동안에 N+ 음극영역(220')에 쇼트되고, 각각 입력, 접지 그리고 출력 단자로 지정된 전극 터미널(226, 227, 228)에 직접 연결되어 있다. 입력, 출력 그리고 접지 채널들은 복수개의 게이트 트렌치들(135')에 의해 더 절연된다. 높은 과도전압이 일어나는 동안에 P-well(215')과 N 에피 층(210')사이의 접합부는 항복되고, N+ 음극영역(220'), P-well(215') 그리고 N-에피 층(210')에 의해 형성된 NPN을 켜도록 유발한다. 입력 또는 출력 터미널에 충격을 가하는 음의 높은 과도전압이 입력 또는 출력 채널 TVS를 작동시키는 반면에, 입력 또는 출력 터미널에 충격을 가하는 양의 높은 과도 전압은 접지 채널 TVS를 작동시킨다. 모든 채널이 동시에 생산되기 때문에 양과 음의 과도전압은 TVS 채널들이 같은 진폭을 갖도록 유발하고, 따라서 TVS 장치는 대칭이다. 도5e는 N+ 음극영역(220')이 사라져 클랭핑 기능이 P-well(215')과 N-에피 층(210') 사이에 형성된 접합 다이오드에 의해 제공되는 것을 제외하고는 도5d에 도시된 장치 구조와 비슷한 다른 실시예의 단면도이다. 대칭 작업은 잔존한다.
도6은 다중 채널 TVS와 EMI 필터의 단면도이고, 상기 장치는 도4에 도시된 TVS 장치 구조에 기초하여 구현된다. 제1 및 제2 버티컬 TVS(VTVS)는 저항을 줄이기 위해 P+ 기판(205)에 기초한 제1 다이오드 및 제2 다이오드와 같이 형성된다. 각각의 제1 및 제2 다이오드는 P 에피택시얼 층(210)에 비소나 인 이온을 주입하여 형성된 N 몸체(215)를 포함한다. 이 다이오드들의 N 몸체(215)와 P 에피택시얼 층(210) 사이의 항복전압은 단지 몇 마이크론의 두께만을 가지고 있어서 저항을 줄이는 P 에피택시얼 층(210)의 도펀트 농도를 제어함으로써 약 6V 또는 필요한 전압으로 조절 가능하다. 이 각각의 다이오드들을 위해, N+ 영역(220)은 기판(205)의 바닥면에 형성된 양극 터미널(230)과 함께 제1 및 제2 음 전극(225-1, 225-2)의 저항 접촉을 개선시키기 위해 N 몸체 영역(215)의 꼭대기에 형성된다. 상기 장치는 추가적으로 제1 및 제2 음 전극(225-1, 225-2)에 전기적으로 연결하기 위해 절연층(255) 위에 형성된 폴리실리콘(polysilicon) 층(250)을 구비한 입력 터미널로 기능하는 제1 음 전극(225-1)과 출력 터미널로 기능하는 제2 음 전극(225-2)을 구비한 EMI 필터로써 기능한다. 상기 폴리실리콘 층(250)은 각각 입역과 출력 터미널로 기능하는 제1 및 제2 음극 전위(225-1, 225-2) 사이에 상호연결된 저항처럼 기능한다.
도7a는 도5a에 도시된 장치 구조에 기초한 제1 및 제2 버티컬 TVS를 포함하는 EMI 필터로 집적된 다중채널 TVS의 장치 구조를 도시하는 단면도이다. 제1 및 제2 VTVS의 음 전극들(225'-1, 225'-2)은 절연층(255')로 덧대어진 폴리실리콘 층(250')에 의해 서로 연결되어 있다. 상기 폴리실리콘 층(250')은 각각 제1 및 제2 음극(225'-1, 225'-2)에 의해 제공된 EMI 필터의 입력 및 출력 터미널 사이의 저항처럼 기능한다. 도7b는 도5c에 도시된 장치 구조에 기초한 제1 및 제2 버티컬 TVS를 포함하는 EMI 필터로 집적된 TVS의 장치 구조를 도시하는 도7a의 PNP 보완 구조체이다. 선택적인 P 주입층(214)은 항복전압 조절의 목적을 위해 N 몸체(215)의 아래에 형성될 수 있다.
도8은 절연층(255)으로 덧대어진 폴리실리콘 층(250)의 아래에 형성된 절연 트렌치(270)가 있는 것을 제외하고는, 도6에 도시된 TVS와 EMI 필터의 장치 구조와 유사한 장치 구조를 가진 EMI 필터로 집적된 다중채널 TVS를 도시한다. 도9A는 절연층(255')으로 덧대어진 폴리실리콘 층(250') 아래에 절연 트렌치들(270)이 형성되어 있는 것을 제외하고는, 도7a에 도시된 TVS와 EMI 필터의 장치 구조와 비슷한 장치 구조를 가진 EMI 필터로 집적된 다른 다중채널 TVS를 도시한다. 도9b는 절연층(255')으로 덧대어진 폴리실리콘 층(250') 아래에 절연 트렌치들(270)이 형성되어 있는 것을 제외하고는, 도7b에 도시된 TVS와 EMI의 장치 구조와 비슷한 장치 구조를 가진 EMI 필터로 집적된 다른 다중채널 TVS를 도시한다. 더 많은 트렌치들이 도9c에 도시된 바와 같이, 입출력 절연을 개선시키기 위해 사용될 수 있다. 또한, 도9d는 도5d 내의 대칭 TVS 장치 구조 위에 입력 터미널(226)과 출력 터미널(228)을 저항 또는 인덕터와 연결함으로써 구성된 다중채널 대칭 TVS이다. PNP 보상 구조체는 도핑 전극을 바꿈으로써 제조될 수 있다.
도10a와 도10b는 새 장치 구조에 의해 구현된 것을 제외하고는, 도1a-1에 도시된 것과 비슷한 회로를 가진 다중채널 TVS를 도시하는 단면도이다. 도10a 내의 TVS(300)는 p 타입 에피택시얼 층(310)을 지지하며, P+ 기판(305) 위에 형성된다. 복수개의 N 바디 영역(320)은 절연 트렌치들(315)의 사이에 형성된다. P+ 저항 접촉 도펀트 영역(330)은 입출력(I/O) 포트(325)에 접촉하기 위해 N 바디 영역(320) 내에 형성된다. 임의의 N+ 매장층(322)은 PNP 이득을 줄이기 위해 고에너지 N+ 주입에 의해 P+ 접합 아래에 형성될 수 있다. P 바디 영역(335)은 제너 다이오드(Zener diode)로 기능하기 위해 N 바디 영역(320)과 임의의 N+ 매장층(322) 아래에 배치되어 있다. P+ 저항 접촉 도펀트 영역(330)과 N 바디 영역(320)은 IO 터미널(325)과 Vcc 터미널(340) 사이에 연결된 상위 다이오드로서 기능을 제공한다. 에피택시얼 층(310)과 N 바디 영역(320) 사이에 형성된 다이오드는 접지 전위에서 IO 터미널(325)과 양극 터미널(350) 사이에 연결된 상위 다이오드로서 기능을 제공한다. 한편 제너 다이오드는 상부와 하부 다이오드 사이의 가운데 배치된 IO 터미널(325)과 연결된 상부와 하부 다이오드와 병렬로 Vcc(340)와 양극 터미널(350) 사이에 병렬로 연결되어 있다. 각각의 다이오드들은 절연 트렌치(315)에 의해 절연되어 있다. 도10b는 제너 다이오드를 교체하기 위해 PNP를 사용한 더 개량된 구조이다. P+ 영역(334), N-well(320) 그리고 P 바디 영역(335)에 의해 형성된 PNP 트랜지스터는 N-well(320)과 P 몸체(335) 사이의 접합 항복에 의해 트리거(trigger)될 수 있다.
도11은 도8에 도시된 입력 터미널(225'-1, 225'-2)의 사이를 연결한 EMI 필터가 집적된 멀티채널 TVS에 트렌치 게이트(275)와 에피택시얼 층(210') 사이에 형성된 기생(parasitic) 커패시터로 캐패시턴스를 증가시키기 위해 트랜치(275)를 추가한 멀티채널 TVS의 단면도이다. 커패시터들은 도11에 도시된 바와 같이, 병렬로 연결되어 있다. EMI 필터의 차단(cut off) 주파수는 커패시턴스를 변경함으로써 조절할 수 있다. 선택적인 p-발산(diffusion) 영역들(276)은 기판으로의 낮은 저항 접촉을 만듦으로써 커패시터의 등가직렬저항(ESR)을 줄이기 위한 트렌치 커패시터들을 밀봉하도록 주입될 수도 있다. 도12a는 커패시턴스를 더 증가시키기 위해 분할된 트렌치 게이트(275')를 구비한 유사한 장치 구조를 가진다. 도12b는 분할된 트렌치 커패스터들간의 병렬 연결을 보여주기 위해 B-B'선을 따라 절단된 장치의 또 다른 단면도이다.
도13a와 도13b는 입력 터미널로 기능하는 제1 음전극(225-1)과 출력 터미널로 기능하는 제2 음전극(225-2)을 가진 도4에 도시된 다이오드와 유사한 제1 및 제2 다이오드로 형성된 멀티채널 TVS를 포함하는 장치에 트렌치 인덕터를 사용한 설계를 도시하는 측단면도와 평면도이다. 제1 및 제2 다이오드는 절연 트렌치(280)로 절연되고, 트렌치된 인덕터(285)에 의해 연결되어 있다. 입력과 출력 터미널의 접촉 개구는 225"-1-C와 225"-2-C에 각각 도시되어 있다. 상기 트렌치된 인덕터들에 대한 접촉 개구들은 각각 입력 전극 및 출력 전극들에 대한 285-C1, 285-C2로 각각 도시되어 있다.
메인스트림 트렌치 DMOS 과정을 사용한 본 발명에 따른 EMI 필터가 집적된 멀티채널 VTVS의 제조 과정인 도14a 내지 도14g를 참조하자. 도14a에서, 복수개의 트렌치(470)는 산화 하드 마스크(도시되지 않음)를 통한 에칭에 의해 N+ 기판(405)의 최상부 위의 N 에피 층(410) 내에 형성된다. 상기 N+ 기판(405)은 1×1016보다 작은 도펀트 농도와 몇 ohm-cm의 저항을 갖는 전형적인 IC 과정 기판들에 비해, N타입의 20 mili-ohm-cm와 P 타입의 40 mili-ohm-cm보다 작은 저항에 대응하는, 1×1018/cm3보다 높은 도펀트 농도를 갖는, 일반적인 버티컬 DMOS 장치에 사용되는 강하게 도핑된 기판이다. 대체적으로, 저항을 줄이기 위해 강하게 도핑된 바닥층을 구비한 얇게 도핑된 기판이 사용될 수 있다. 트렌치들은 되도록 최고의 절연 효과를 제공하기 위해 상기 N+ 기판(405)에 도달하기 위한 N 에피 층(410)을 통하여 에칭된다. 선택적인 과정은 희생 산화물을 증대시키고, 트렌치 DMOS 과정에 제공된 트렌치 바닥을 에워싸는 산화 하드 마스크를 제거함으로써 구현된다. 도14b에서 게이트 산화층(455)은 열적으로 팽창되고, 폴리(poly)는 트렌치 위의 잔여 폴리를 제거하기 위해 블랭킷 에치백(blanket etch back) 과정에 뒤따르는 트렌치를 채우기 위해 놓인다. 상기 게이트 산화층(455)의 두께는 열적 팽창 또는 요구되는 두께로의 증착(deposition)에 의해 증가될 수 있다. 도14c에서 제2 폴리 증착은 정확하게 제어되는 두께와 도핑 밀도에 의해 수행되고, EMI 필터 저항을 형성하기 위한 제2 폴리(450)를 형성하기 위해 마스크로 만들어진다. 상기 게이트 산화층(455)은 또한 뒤따르는 주입 단계를 위해 세척된다. 도14D에서, P 바디 영역(415)와 초기 항복 조절 영역(435)은 P 타입 도펀트에 의해 주입되거나 확산된다. 깊은 P 바디 영역(415)을 얻기 위해 높은 에너지 주입이 수행되어야 한다. 하나의 실시예에서, 붕소 주입은 P 몸체를 2 내지 3 ㎛ 깊이로 형성하기 위해 5×1013 내지 1×1014의 주입 범위의 700 KeV 내지 1000 KeV 사이의 에너지 레벨에서 수행된다. 도14E에서 N 타입 주입은 N+ 영역(420, 423)을 형성하기 위해 수행된다. 도14F에서 산화층(460)은 선택적인 BPSG 증착에 뒤따르는 표면위에 형성되고, 표면을 평탄화한다. P+ 접촉 주입은 접촉 개구가 산화층(460)을 통하여 에칭된 후, P 몸체 접촉부(424)를 형성하기 위해 수행된다. 상기 P 몸체를 Epi 층과 기판에 쇼트시키기 위한 Epi층 옴 접촉에 제공되는, N+ 영역(423)을 도핑하지 않으면 안된다. 일실시예에서, N+ 영역이 80 KeV의 주입 에너지에서의 4×1015 의 인(P) 주입량에 뒤이은 80 KeV의 주입 에너지에서의 4×1015의 비소(As) 주입량에 의한 2중 주입에 의해 형성되는 반면, 접촉 주입은 60 KeV 에너지에서의 2×1015/cm2 주입량의 B/BF2를 사용한다. 상기 N+ 영역(420)은, 최초 항복을 위해 N+ 영역(420)을 갖는 측면 다이오드를 형성하는데 영향을 끼치지 않도록 영역(435)의 모서리를 남겨 둔채, 50 KeV의 낮은 에너지로 1×1013 내지 4×1013의 낮은 주입량으로 주입되어진 항복제어 P 영역(435)의 중심부를 역도핑한다. 도14d에서 금속층은 P 몸체 Epi 쇼트전극(440)과 마찬가지로, 입력 전극(425-1)과 출력 전극(425-2)을 형성하기 위해 증착되고 패턴된다. 금속층(430)은 또한 양극 전극을 형성하기 위해 바닥 표면 위에 증착된다.
상기 서술한 과정은 측방향으로 놓인 초기 항복 다이오드를 구비한 도9c에 도시된 실시예와 유사한 DMOS 기술을 사용하여 제조된 트렌치에 의해 절연되고, 저항 소자에 의해 연결된 NPN 트랜지스터로 설정된 EMI 필터가 집적된 버티컬 TVS를 제공한다. 다른 실시예는 어떠한 단계를 더하거나 건너뛰는 수정을 가함으로써 유사한 과정에 의해 적절한 기판들로 시작함으로써 제작될 수 있다. 특히 절연 트렌치들이 없는 실시예들은 트렌치 형성 과정을 건너뛸 수 있고; 집적된 EMI 필터가 없는 VTS의 실시예들은 제2 폴리 증착 과정을 생략할 수 있다. 또한, 도13a와 도13b에 도시된 바와 같이, 커패시턴스가 증가하는 분할된 게이트를 가진 실시예들은 게이트 폴리 증착과 에치 백 과정의 다중 단계를 포함할 수 있다.
본 발명이 현재 바람직한 실시예로써 기술되었더라도, 상기의 개시를 읽고서 다양한 변형 및 수정들이 당해 기술 분야에 속하는 숙련된 자들에게 명백할 것이다. 따라서 첨부된 청구항들은 본 발명의 실질적 사상과 범위에 포함되는 것으로 모든 변경과 수정을 커버하여 해석되는 것으로 의도된다.

Claims (41)

  1. 같은 도전율의 강하게 도핑된 층의 최상부 위에 지지되고, 상기 강하게 도핑된 층은 바닥면을 갖는 반면, 최상위면을 갖는 제1 도전 타입의 Epi층;
    상기 Epi층과 함께 PN 접합을 형성하는 상기 Epi 층의 상부 위에 배치된 상기 제1 도전 타입의 맞은편의 제2 도전 타입의 바디 영역;
    상기 Epi층의 최상위면과 동일 평면상의 최상위면을 갖는 상기 바디 영역의 최상부 위에 배치된 상기 바디 영역의 도펀트 농도보다 높은 도펀트 농도를 갖는 제1 도전 타입의 최상위 반도체 영역; 및
    상기 바디 영역의 일부와 상기 최상위 반도체 영역의 일부를 통하여 상기 Epi층 내로 개방된 반면, 유전체층에 의해 한정된 옆벽면과 바닥면을 갖는 제1 트렌치를 포함하며,
    상기 최상위 반도체 영역, 상기 바디 영역 및 상기 Epi 층과 기판은 바이폴라 트랜지스터를 형성하며, 도전 물질로 채워진 상기 제1 트렌치는 제2 트렌치를 채우는 제1 도전 물질과 상기 제1 도전 물질과 접촉된 상태로 위에 배치된 제2 도전 물질을 통하여 상기 Epi층에 전기적으로 연결된 것을 특징으로 하는 VTVS 장치.
  2. 제1항에 있어서, 상기 제1 도전 타입은 N 타입으로 이루어지고, 상기 제2 도전 타입은 P 타입으로 이루어진 반면, 상기 바디 영역은 금속 전극을 통하여 상기 최상위 반도체 영역에 쇼트되는 것을 특징으로 하는 VTVS 장치.
  3. 제1항에 있어서, 상기 제1 트렌치는 상기 Epi층을 통하여 상기 강하게 도핑된 기판 내로 개방된 것을 특징으로 하는 VTVS 장치.
  4. 제1항에 있어서, 상기 강하게 도핑된 층은 1×1018/cm3보다 높은 제1 도전 타입의 도펀트 농도를 포함하는 VTVS 장치.
  5. 같은 도전 타입의 강하게 도핑된 층의 최상부 위에 지지되고, 상기 강하게 도핑된 층은 바닥면을 갖는 반면, 최상위면을 갖는 제1 도전타입의 Epi층;
    상기 Epi층과 함께 PN 접합을 형성하는 상기 Epi층의 상부 위에 배치된 상기 제1 도전 타입의 맞은편의 제2 도전 타입의 바디 영역을 더 포함하는 각각의 채널;
    상기 바디 영역의 최상부 위에 배치된 상기 바디 영역의 도펀트 밀도보다 높은 도펀트 밀도를 갖는 제1 도전 타입의 최상위 반도체 영역;
    을 포함하고, 상기 최상위 반도체 영역, 상기 바디 영역, 상기 Epi층 및 기판은 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  6. 제5항에 있어서, 각각의 채널을 절연시키기 위해 상기 Epi층을 통하여 개방된 반면, 유전체층에 의해 한정된 옆벽면과 바닥면을 갖는 복수개의 트렌치들을 더 포함하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  7. 제6항에 있어서, 상기 트렌치들은 상기 Epi층을 통하여 상기 강하게 도핑된 기판 내로 개방된 것을 특징으로 하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  8. 제6항에 있어서, 상기 트렌치들은 추가적으로 상기 최상위 반도체 영역들과 상기 바디 영역들을 통하여 개방된 것을 특징으로 하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  9. 제8항에 있어서, 상기 트렌치들은 추가적으로 도전 물질로 채워진 것을 특징으로 하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  10. 제6항에 있어서,
    제1 채널의 상기 최상위 반도체 영역에 전기적으로 연결된 입력 전극;
    제2 채널의 상기 최상위 반도체 영역에 전기적으로 연결된 접지 전극;
    제3 채널의 상기 최상위 반도체 영역에 전기적으로 연결된 출력 전극; 및
    상기 기판의 바닥면에 연결된 유동 전압원을 더 포함하며, 상기 멀티채널 VTVS 장치는 대칭형 VTVS 장치로 기능하는 것을 특징으로 하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  11. 제6항에 있어서, 제1 채널과 제2 채널에 전기적으로 연결된 입력/출력 패드; 제3 채널에 전기적으로 연결된 전압 공급원 Vcc 패드를 더 포함하고, 상기 제1, 제2 및 제3 채널은 유전체층에 의해 한정된 트렌치들에 의해 절연되는 것을 특징으로 하는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  12. 바닥 표면까지 연장되는 강하게 도핑된 층을 포함하고, 상기 강하게 도핑된 층은 제1 도전 타입의 도펀트 농도를 포함하는 기판;
    제1 채널의 최상위 반도체 영역에 연결된 입력 전극;
    제2 채널의 최상위 반도체 영역에 연결된 출력 전극; 및
    상기 입력 전극과 상기 출력 전극 사이에 전기적으로 직렬로 연결되어 있는 저항으로 기능하는 절연된 도전 영역;
    을 포함하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제 (VTVS) 장치.
  13. 제12항에 있어서, 상기 강하게 도핑된 층의 최상면의 제1 도전 타입의 Epi층을 더 포함하며, 상기 Epi층은 최상위 표면을 갖는 반면, 상기 강하게 도핑된 층은 바닥면을 갖는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  14. 제13항에 있어서, 각각의 채널은 상기 Epi층과 PN 접합을 형성하는 상기 Epi층의 상부에 배치된 상기 제1 도전 타입의 맞은편의 제2 도전 타입의 바디 영역을 더 포함하는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  15. 제14항에 있어서, 상기 Epi층의 최상위 표면과 같은 평면상에 있는 최상위 표면을 갖는 상기 바디 영역의 최상위부에 배치된 상기 바디 영역의 도펀트 농도보다 높은 도펀트 농도를 갖는 제1 도전 타입의 최상위 반도체 영역을 더 포함하고, 상기 최상위 반도체 영역, 상기 바디 영역 및 상기 Epi층 및 기판은 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  16. 제15항에 있어서, 상기 제1 도전 타입은 N 타입으로 이루어지고, 상기 제2 도전 타입은 P 타입으로 이루어진 반면, 상기 바디 영역은 금속 전극을 통하여 상기 Epi층으로 쇼트되는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  17. 제15항에 있어서, 상기 Epi층으로 개방된 반면, 제1 유전체층에 의해 한정된 옆벽면과 바닥면을 갖는 트렌치를 더 포함하는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  18. 제17항에 있어서, 상기 트렌치는 상기 Epi층을 통하여 상기 강하게 도핑된 기판내로 개방된 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  19. 제17항에 있어서, 상기 트렌치는 추가적으로 상기 최상위 반도체 영역과 상기 바디 영역을 통하여 개방되는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  20. 제17항에 있어서, 상기 트렌치는 추가적으로 도전 물질로 채워진 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  21. 제15항에 있어서,
    제3 채널의 상기 최상위 반도체 영역에 연결된 접지 전극;
    상기 기판의 바닥면에 연결된 유동 전압원을 더 포함하며, 상기 멀티채널 버티컬 과도전압억제(VTVS) 장치는 집적된 EMI 필터소자를 가지는 대칭형 버티컬 과도전압억제(VTVS) 장치로서 기능하는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  22. 제15항에 있어서,
    상기 Epi층에 개방된 반면, 제1 유전체층에 의해 한정된 옆벽면과 바닥면을 가진 트렌치;
    제3 채널의 상기 최상위 반도체 영역에 연결된 접지 전극; 및
    상기 기판의 바닥면에 연결된 유동 전압원;
    을 더 포함하며, 상기 멀티채널 VTVS 장치는 집적된 EMI 필터소자를 가지는 대칭형 VTVS 장치로 기능하는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  23. 제13항에 있어서, 상기 Epi층 내로 개방된 반면, 도전 물질을 절연하는 제1 유전체층에 의해 한정된 옆벽면과 바닥면을 갖는 트렌치를 더 포함하며, 상기 도전 물질은 상기 트렌치를 충전시키는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
  24. 제23항에 있어서, 도전 물질로 채워진 상기 트렌치는 서로 각각 절연된 복수개의 도전층들로 분리되고; 상기 트렌치에서의 상기 복수개의 도전층들중 각각은 선택적으로 상기 최상위 반도체 영역 또는 상기 기판의 바닥에 전기적으로 연결된 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제 (VTVS) 장치.
  25. 제12항에 있어서, 나선형 구조로 구성된 저항으로 기능하는 상기 절연된 도전 영역은 추가적으로 인덕터로 기능하는 것을 특징으로 하는 집적된 EMI 필터소자를 가지는 멀티채널 버티컬 과도전압억제(VTVS) 장치.
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