CN205452284U - Esd保护器件 - Google Patents
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- 229920005989 resin Polymers 0.000 claims abstract description 69
- 239000011347 resin Substances 0.000 claims abstract description 69
- 230000001681 protective effect Effects 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims description 75
- 239000004065 semiconductor Substances 0.000 claims description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229920005992 thermoplastic resin Polymers 0.000 claims description 5
- 238000007747 plating Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000012528 membrane Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 34
- 239000004020 conductor Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005452 bending Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 125000003700 epoxy group Chemical group 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000000088 plastic resin Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000002510 pyrogen Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Emergency Protection Circuit Devices (AREA)
Abstract
本实用新型涉及ESD保护器件,其具备:Si基板(10)、形成在Si基板(10)的ESD保护电路(10A)、形成在Si基板(10)的表面并与ESD保护电路(10A)的第1以及第2输入输出端导通的焊盘(P1、P2)、形成在Si基板(10)的表面并使焊盘(P1、P2)与金属电镀膜(23A、23B)导通的再配线层(20)、以及形成在Si基板(10)的背面的绝缘性树脂膜(30)。由此,提供一种能够抑制来自外部的噪声等的影响的(ESD)保护器件。
Description
本申请是国家申请号为201490000466.5,进入中国国家阶段日期为2015年8月28日,发明名称为“ESD保护器件”的实用新型申请的分案申请。
技术领域
本实用新型涉及从静电放电等的浪涌保护电子电路的ESD保护器件。
背景技术
在各种电子设备中具备IC。为了从因ESD(静电放电)而产生的浪涌保护该IC,在IC的输入输出部连接有例如专利文献1所记载的ESD保护器件。专利文献1公开了在半导体基板上形成有集成电路的ESD保护器件,实现了ESD保护器件的小型化。
专利文献1:日本特表2008-507124号公报
然而,在如专利文献1所记载那样在半导体基板上形成有集成电路的构成的ESD保护器件中,在半导体基板露出的状态的情况下,有可能产生以下现象:半导体基板与外部的导体接触,ESD或者噪声电流经由半导体基流入集成电路,进而流向与ESD保护器件连接的电路(信号线)。
实用新型内容
因此,本实用新型的目的在于提供一种能够抑制来自外部的噪声等的影响的ESD保护器件。
本实用新型的特征在于,具备:半导体基板,其形成有ESD保护电路;第1金属膜,其形成于上述半导体基板的第1面,并且与上述ESD保护电路的第1输入输出端导通;第2金属膜,其形成于上述半导体基板的第1面,并且与上述ESD保护电路的第2输入输出端导通;再配线层,其形成于上述半导体基板的第1面,使上述第1金属膜与第1外部电极导通,并且使上述第2金属膜与第2外部电极导通;以及绝缘性树脂膜,其形成于上述半导体基板的第2面。
在该构成中,由于利用绝缘性树脂膜保护半导体基板,所以即使半导体基板与外部导体接触,噪声(电流)也不会经由半导体基板流入。
优选上述绝缘性树脂膜为热塑性树脂的膜。
在该构成中,例如在通过切割来从晶片分离各个ESD保护器件的情况下,绝缘性树脂膜因切割时的热而向半导体基板的侧面流出,从而不仅半导体基板的第2面,侧面也能够由绝缘性树脂膜保护。
优选上述绝缘性树脂膜形成有多层,多层中的靠近上述半导体基板的至少一层为热固化树脂。
在该构成中,即使因切割时的热而绝缘性树脂膜溶化从而产生膜厚变薄的部位,也能够利用热固化树脂来防止半导体基板的露出。
优选上述绝缘性树脂膜与上述再配线层所包含的树脂层厚度相同。
在该构成中,能够抑制半导体基板的热收缩的影响所引起的弯曲,能够进行半导体基板的精密的切割。
根据本实用新型,通过利用绝缘性树脂膜保护半导体基板,能够防止半导体基板与外部导体接触,而导致噪声(电流)经由半导体基板流入。
附图说明
图1是实施方式所涉及的ESD保护器件的主视剖面图。
图2A是表示形成在Si基板的ESD保护电路的平面构成的图。
图2B是ESD保护电路的电路图。
图3A是表示在ESD保护器件中流动的电流路径的图。
图3B是表示在ESD保护器件中流动的电流路径的图。
图4是表示在绝缘性树脂膜为热塑性的情况下的ESD保护器件的切断部分的示意图。
图5是形成多层绝缘性树脂膜的情况下的ESD保护器件的剖面图。
图6是实施方式所涉及的ESD保护器件的其它例子的主视剖面图。
图7A是表示实施方式所涉及的ESD保护器件的连接例的图。
图7B是表示实施方式所涉及的ESD保护器件的连接例的图。
具体实施方式
图1是本实施方式所涉及的ESD保护器件的主视剖面图。ESD保护器件1是CSP(ChipSizePackage:芯片尺寸封装)类型的器件,在构成有包括二极管以及齐纳二极管的ESD保护电路10A的Si基板10上形成有包括多个树脂层等的再配线层20。Si基板10相当于本实用新型所涉及的半导体基板,但本实用新型所涉及的半导体基板并不局限于Si基板,也可以是GaAs基板等。
图2A是表示形成在Si基板10的ESD保护电路10A的平面构成的图,图2B是ESD保护电路10A的电路图。Si基板10为p型基板,在其表面形成有p型外延层,在该p外延层内按顺序形成有n阱、p阱,由这些阱和p型扩散层或者n型扩散层在Si基板10形成二极管以及齐纳二极管。
在本实施方式中,在Si基板10的表面形成有二极管D1a、D1b、D3a、D3b。而且,在Si基板10的厚度方向上形成有二极管D2、D4以及齐纳二极管Dz。这些各元件形成图2B所示的电路。此外,在图2B中,将二极管D1a、D1b表示为一个二极管D1,将二极管D3a、D3b表示为一个二极管D3。
所形成的二极管D1、D2以正向一致的方式串联连接,二极管D3、D4以正向一致的方式串联连接。另外,串联连接的二极管D1、D2以及二极管D3、D4分别以正向一致的方式与齐纳二极管Dz并联连接。并且,在二极管D1、D4的形成位置之间以及二极管D2、D3的形成位置之间夹设齐纳二极管Dz。所形成的二极管D1a、D1b与二极管D2的连接点成为ESD保护电路10A的第1输入输出端,并与形成于Si基板10的Al焊盘(以下,称为焊盘。)P1连接。另外,所形成的二极管D3a、D3b与二极管D4的连接点成为ESD保护电路10A的第2输入输出端,并与形成于Si基板10的Al焊盘(以下,称为焊盘。)P2连接。焊盘P1、P2相当于本实用新型所涉及的第1金属膜以及第2金属膜。
形成在Si基板10的表层的再配线层20包括以覆盖焊盘P1、P2的一部分而形成于Si基板10的表面的SiN保护膜(未图示)和覆盖SiN保护膜的树脂层21。SiN保护膜通过溅射而形成,树脂层21通过环氧类(或者聚酰亚胺类)阻焊剂的旋涂而形成。在SiN保护膜以及树脂层21上形成有使焊盘P1、P2的一部分露出的开口(接触孔)。
在该接触孔以及该接触孔周边区域形成有由Ti以及Cu构成的层,该层构成层间配线21A、21B。在层间配线21A、21B层的表面的一部分形成有由Cu构成的柱状的层内电极22A、22B。层内电极22A、22B立在由环氧类(或者聚酰亚胺类)树脂构成的树脂层23中。
在层内电极22A、22B的表面形成有Ni/Au或者Ni/Sn等金属电镀膜23A、23B。金属电镀膜23A、23B与层内电极22A、22B导通。ESD保护器件1被安装于母板,从而该金属电镀膜23A、23B成为向印刷线路板等母板的连接面侧。另外,在本实施方式中,金属电镀膜23A与母板的信号线用端子电极连接,金属电镀膜23B与接地用端子电极连接。
通过在Si基板10的背面(与形成有再配线层20的面相反侧的面)例如涂覆具有1MΩ·cm的电阻率的环氧树脂等阻焊剂,来形成绝缘性树脂膜30。通过形成绝缘性树脂膜30,能够防止来自外部的电流对ESD保护器件1带来影响。以下,使用图2A、图2B、图3A以及图3B,与ESD保护器件1的动作原理一起进行说明。
图3A以及图3B是表示在ESD保护器件1中流动的电流路径的图。此外,在图3A中,再配线层20的图示省略。
如上述那样,与ESD保护电路10A的第1输入输出端连接的焊盘P1与信号线连接,与第2输入输出端连接的焊盘P2与接地连接。从信号线向焊盘P1输入的浪涌电流,如图3A以及图3B的虚线路径所示那样,从二极管D1、齐纳二极管Dz通过二极管D4流向焊盘P2。而且,从焊盘P2向与ESD保护器件1连接的母板的接地放电。
如上述那样,ESD保护电路10A的各元件形成于p型基板的Si基板10。因此,若假设不形成绝缘性树脂膜30,且外部导体与ESD保护器件1的Si基板10接触,则有可能从该外部导体向Si基板10流入电流Iout。该情况下,如图3B所示,有可能电流Iout从二极管D2、D4向焊盘P1、P2流入,再从那儿流入信号线。该情况下,使来自信号线的浪涌电流向接地放电这样的ESD保护器件1的功能遭到损害。根据本实用新型,通过在Si基板10形成绝缘性树脂膜30,能够防止电流Iout流入Si基板10。
此外,ESD保护器件1为双向型,例如在从焊盘P2输入浪涌电流的情况下,通过二极管D3、齐纳二极管Dz、二极管D2,并从焊盘P1向接地放电。
另外,绝缘性树脂膜30为与再配线层20几乎相同的厚度。ESD保护器件1在硅晶片上形成有集成电路的状态下通过切割机切削而形成(芯片化)。在假设未形成绝缘性树脂膜30的情况下,在绝缘性树脂膜30的固化时,硅晶片被向再配线层20侧拉动而产生弯曲,从而有可能无法在平面状态下切割硅晶片。因此,通过在Si基板10的背面形成与再配线层20几乎相同的厚度且同材料的绝缘性树脂膜30,能够抑制硅晶片的弯曲,能够在平坦的状态下切割硅晶片。另外,通过绝缘性树脂膜30,能够防止Si基板10的碎裂。此外,绝缘性树脂膜30的厚度并不局限于与再配线层20相同的厚度。
该绝缘性树脂膜30可以为热塑性,该情况下,有时能够进一步抑制电流Iout的影响。图4是表示绝缘性树脂膜30为热塑性的情况下的ESD保护器件1的切断部分的示意图。在硅晶片上形成有集成电路的状态下通过切割机进行切削来形成(芯片化)ESD保护器件1时,如图4所示,因切割时的发热,绝缘性树脂膜30垂至Si基板10的侧面。由此,不仅Si基板10的背面,侧面也能够被绝缘性树脂膜30绝缘保护。
另外,也可以在Si基板10的背面形成多层绝缘性树脂膜。图5是形成了多层绝缘性树脂膜的情况下的ESD保护器件的剖面图。在该例子中,在Si基板10的背面形成有热固化树脂31,并且形成有热塑性树脂32。该情况下,即使因切割时的热导致热塑性树脂32溶化而产生膜厚变薄的部位,也能够通过热固化树脂31,来防止Si基板10的露出。
此外,也可以形成三层以上的绝缘性树脂膜。该情况下,为了防止Si基板10的露出,优选靠近Si基板10的至少一层为热固化树脂。
图6是本实施方式所涉及的ESD保护器件1的其它例子的主视剖面图。与图1同样地,ESD保护器件1A具有构成有ESD保护电路10A的Si基板10,并且在该Si基板10上形成有再配线层40。
形成在Si基板10的表层的再配线层40包括以覆盖焊盘P1、P2的周边部的一部分而形成在Si基板10的表面的SiN(或者SiO2)保护膜41和覆盖SiN保护膜41以及焊盘P1、P2的树脂层42。SiN保护膜41通过溅射而形成,树脂层42通过环氧类(或者聚酰亚胺类)阻焊剂的旋涂而形成。在树脂层42形成有使焊盘P1、P2的一部分露出的接触孔。
在该接触孔及其周边区域形成有Ti/Cu/Ti电极43A、43B。Ti/Cu/Ti电极43A、43B具有与Si基板10的表面对置的平面部分,并且通过树脂层42的接触孔与焊盘P1、P2导通。Ti/Cu/Ti电极43A、43B是ESD保护器件1A的浪涌电流(ESD电流)的电流路径。
在Ti/Cu/Ti电极43A、43B的平面部分的一部分形成有由Au/Ni构成的外部电极44A、44B。形成外部电极44A、44B的Ti/Cu/Ti电极43A、43B的部分被蚀刻而露出Cu,外部电极44A、44B被选择性地电镀到露出的Cu部分。该外部电极44A、44B是ESD保护器件1的输入输出端子用的端子电极,例如,相当于图1所示的金属电镀膜23A、23B。
再配线层40包括进一步形成于树脂层42的树脂层46。树脂层46例如是低介电常数的环氧树脂(或者,聚酰亚胺树脂、液晶聚合物等)的层。此外,Ti/Cu/Ti电极43A、43B在表层具有Ti,所以Ti/Cu/Ti电极43A、43B与树脂层46的接合强度较高。在该树脂层46形成有使外部电极44A、44B的一部分露出的开口46A、46B。
通过在Si基板10的背面例如涂覆具有1MΩ·cm的电阻率的环氧树脂等阻焊剂,来形成绝缘性树脂膜50。绝缘性树脂膜50是与再配线层40几乎相同的厚度。通过形成绝缘性树脂膜50,能够防止来自外部的电流对ESD保护器件1A带来影响。另外,通过形成绝缘性树脂膜50,能够抑制制造时的硅晶片的弯曲。
图7A以及图7B是表示本实施方式所涉及的ESD保护器件1的连接例的图。ESD保护器件1被搭载于电子设备。作为电子设备的例子,能够例举笔记本PC、平板型终端装置、移动电话、数码相机、便携式音乐播放器等。
在图7A中,示出在将I/O端口100和应保护的IC101连接的信号线与GND之间连接了ESD保护器件1的例子。I/O端口100例如是连接天线的端口。本实施方式所涉及的ESD保护器件1为双向型,第1输入输出端以及第2输入输出端的任一个都可以为输入侧。例如在将第1输入输出端作为输入侧的情况下,第1输入输出端与信号线连接,第2输入输出端与GND连接。
在图7B中,示出在将连接器102与IC101连接的信号线与GND线之间连接了ESD保护器件1的例子。该例子的信号线例如是高速传输线路(差动传输线路),在多个信号线的各个与GND线之间连接有ESD保护器件1。
如以上说明那样,在本实施方式所涉及的ESD保护器件1中,通过在Si基板10形成绝缘性树脂膜30,能够防止Si基板10与外部导体接触,而导致噪声(电流)通过Si基板10向信号线流入。
附图标记说明:1、1A…ESD保护器件;10…Si基板;10A…ESD保护电路;20…再配线层;21…树脂层;21A、21B…层间配线;22A、22B…层内电极;23…树脂层;23A…金属电镀膜(第1外部电极);23B…金属电镀膜(第2外部电极);30…绝缘性树脂膜;31…热固化树脂;32…热塑性树脂;40…再配线层;41…SiN保护膜;42…树脂层;43A、43B…Ti/Cu/Ti电极;44A、44B…外部电极;46…树脂层;46A、46B…开口;50…绝缘性树脂膜;P1…焊盘(第1金属膜);P2…焊盘(第2金属膜);D1~D4…二极管;Dz…齐纳二极管。
Claims (9)
1.一种ESD保护器件,其中,具备:
半导体基板,其形成有ESD保护电路,所述ESD保护电路包括在面方向形成的多个二极管和在厚度方向形成的多个二极管;
第1金属膜,其形成于所述半导体基板的第1面侧,并且与所述ESD保护电路的第1输入输出端导通;
第2金属膜,其形成于所述半导体基板的所述第1面侧,并且与所述ESD保护电路的第2输入输出端导通;
再配线层,其形成于所述半导体基板的所述第1面侧,使所述第1金属膜与第1外部电极导通,并且使所述第2金属膜与第2外部电极导通;以及
绝缘性树脂膜,其形成于所述半导体基板的第2面侧的整个面。
2.根据权利要求1所述的ESD保护器件,其中,
在厚度方向形成的多个二极管中的第1二极管的一端与所述第1输入输出端连接,另一端与接地连接,在厚度方向形成的多个二极管中的第2二极管的一端与所述第2输入输出端连接,另一端与接地连接。
3.根据权利要求1所述的ESD保护器件,其中,
所述半导体基板是p型硅基板。
4.根据权利要求2所述的ESD保护器件,其中,
所述半导体基板是p型硅基板。
5.根据权利要求1所述的ESD保护器件,其中,
所述绝缘性树脂膜为热塑性树脂的膜。
6.根据权利要求2所述的ESD保护器件,其中,
所述绝缘性树脂膜为热塑性树脂的膜。
7.根据权利要求1至6中任意一项所述的ESD保护器件,其中,
所述绝缘性树脂膜形成有多层,多层中的靠近所述半导体基板的至少一层为热固化树脂。
8.根据权利要求1至6中任意一项所述的ESD保护器件,其中,
在所述第1金属膜及所述第2金属膜与所述第1外部电极及所述第2外部电极之间具有树脂层。
9.根据权利要求8所述的ESD保护器件,其中,
所述绝缘性树脂膜与所述树脂层厚度相同。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013079978 | 2013-04-05 | ||
JP2013-079978 | 2013-04-05 | ||
JP2013126659 | 2013-06-17 | ||
JP2013-126659 | 2013-06-17 | ||
CN201490000466.5U CN205104477U (zh) | 2013-04-05 | 2014-02-25 | Esd保护器件 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201490000466.5U Division CN205104477U (zh) | 2013-04-05 | 2014-02-25 | Esd保护器件 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN205452284U true CN205452284U (zh) | 2016-08-10 |
Family
ID=51658099
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201490000466.5U Expired - Lifetime CN205104477U (zh) | 2013-04-05 | 2014-02-25 | Esd保护器件 |
CN201620151265.6U Expired - Lifetime CN205452284U (zh) | 2013-04-05 | 2014-02-25 | Esd保护器件 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201490000466.5U Expired - Lifetime CN205104477U (zh) | 2013-04-05 | 2014-02-25 | Esd保护器件 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9741709B2 (zh) |
JP (2) | JP5843049B2 (zh) |
CN (2) | CN205104477U (zh) |
WO (1) | WO2014162795A1 (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN206250192U (zh) | 2013-02-28 | 2017-06-13 | 株式会社村田制作所 | Esd 保护电路用半导体装置 |
JPWO2014132938A1 (ja) | 2013-02-28 | 2017-02-02 | 株式会社村田製作所 | 半導体装置およびesd保護デバイス |
WO2014132937A1 (ja) | 2013-02-28 | 2014-09-04 | 株式会社村田製作所 | Esd保護デバイス |
CN205104477U (zh) * | 2013-04-05 | 2016-03-23 | 株式会社村田制作所 | Esd保护器件 |
JP6668771B2 (ja) * | 2016-01-18 | 2020-03-18 | 株式会社村田製作所 | 電子部品 |
WO2019031036A1 (ja) * | 2017-08-10 | 2019-02-14 | 株式会社村田製作所 | Esd保護デバイス、および、信号伝送線路 |
JP6929820B2 (ja) | 2018-05-23 | 2021-09-01 | ミネベアミツミ株式会社 | 回路基板、モータユニット、およびファン |
JP7154913B2 (ja) | 2018-09-25 | 2022-10-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2906576B2 (ja) | 1990-05-11 | 1999-06-21 | 日産自動車株式会社 | 半導体装置 |
FR2683947B1 (fr) | 1991-11-18 | 1994-02-18 | Sgs Thomson Microelectronics Sa | Diode de protection monolithique basse tension a faible capacite. |
JPH05266123A (ja) | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 論理シミュレーション方法及び論理シミュレータ |
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JP2774906B2 (ja) * | 1992-09-17 | 1998-07-09 | 三菱電機株式会社 | 薄形半導体装置及びその製造方法 |
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JP4963148B2 (ja) | 2001-09-18 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2003124222A (ja) | 2001-10-11 | 2003-04-25 | Hitachi Ltd | 半導体装置 |
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JP2004281898A (ja) | 2003-03-18 | 2004-10-07 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3983205B2 (ja) | 2003-07-08 | 2007-09-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP2005340573A (ja) | 2004-05-28 | 2005-12-08 | Fujikura Ltd | 半導体素子、半導体装置、及び半導体素子の製造方法 |
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EP2414801B1 (en) | 2009-03-30 | 2021-05-26 | QUALCOMM Incorporated | Chip package with stacked processor and memory chips |
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TWI403423B (zh) | 2010-12-02 | 2013-08-01 | Cal Comp Electronics & Comm Co | 功能選項設定方法與應用其之多功能事務機 |
JP6002880B2 (ja) | 2011-01-20 | 2016-10-05 | 株式会社ユピテル | 電源制御装置 |
JP2012182381A (ja) | 2011-03-02 | 2012-09-20 | Panasonic Corp | 半導体装置 |
JP6037499B2 (ja) | 2011-06-08 | 2016-12-07 | ローム株式会社 | 半導体装置およびその製造方法 |
JPWO2014132938A1 (ja) | 2013-02-28 | 2017-02-02 | 株式会社村田製作所 | 半導体装置およびesd保護デバイス |
CN205104477U (zh) | 2013-04-05 | 2016-03-23 | 株式会社村田制作所 | Esd保护器件 |
-
2014
- 2014-02-25 CN CN201490000466.5U patent/CN205104477U/zh not_active Expired - Lifetime
- 2014-02-25 JP JP2015509950A patent/JP5843049B2/ja active Active
- 2014-02-25 WO PCT/JP2014/054403 patent/WO2014162795A1/ja active Application Filing
- 2014-02-25 CN CN201620151265.6U patent/CN205452284U/zh not_active Expired - Lifetime
-
2015
- 2015-08-28 US US14/839,028 patent/US9741709B2/en active Active
- 2015-11-12 JP JP2015221759A patent/JP6269639B2/ja active Active
-
2017
- 2017-07-11 US US15/646,571 patent/US10020298B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP5843049B2 (ja) | 2016-01-13 |
WO2014162795A1 (ja) | 2014-10-09 |
US20170317069A1 (en) | 2017-11-02 |
US20150371984A1 (en) | 2015-12-24 |
US9741709B2 (en) | 2017-08-22 |
JP2016058745A (ja) | 2016-04-21 |
JPWO2014162795A1 (ja) | 2017-02-16 |
CN205104477U (zh) | 2016-03-23 |
US10020298B2 (en) | 2018-07-10 |
JP6269639B2 (ja) | 2018-01-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term |
Granted publication date: 20160810 |
|
CX01 | Expiry of patent term |