JPH05266123A - 論理シミュレーション方法及び論理シミュレータ - Google Patents

Abstract

(57)【要約】 【目的】論理シミュレーション方法及び論理シミュレー
タに関し、配線による信号伝搬遅延を正確にシミュレー
トできることを目的とする。 【構成】入力ピン信号値更新部11は入力ピンイベントを
対応する入力ピンに割り付け、出力ピン信号値更新部12
は出力ピンイベントを対応する出力ピンに割り付ける。
入力ピンイベント算出部14は配線ディレイがあると判定
された出力先の入力ピンについて、現在時刻に配線ディ
レイを加算して信号変化を算出する。出力先入力ピン信
号値更新部15は配線ディレイがないと判定された出力先
の入力ピンに出力元の出力ピンイベントを割り付ける。
演算部16は入力ピンに割り付けられたイベントに基づい
て出力ピンの信号変化を算出する。登録部17，18は演算
部16又は入力ピンイベント算出部14の算出結果を新たな
出力ピンイベントとして登録する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体論理集積回路を設
計する際に、その半導体論理集積回路の設計が正しく行
われているかどうかを検証するための論理シミュレーシ
ョン方法及び論理シミュレータに関する。

【０００２】半導体論理集積回路の設計においては、論
理設計作業を検証し、回路内部の信号の状態を知るため
に論理シミュレーションを行っている。しかし、近年の
半導体論理集積回路の高速化、微細化に伴い、論理素子
固有の信号伝搬遅延が小さくなってきており、これに対
して配線の長さに起因する信号伝搬遅延が無視できなく
なってきている。

【０００３】そこで、論理素子固有の信号伝搬遅延と配
線に起因する信号伝搬遅延を個別に扱うことで、より実
際の半導体論理集積回路の動作に近い論理シミュレーシ
ョンを行う必要がある。

【０００４】

【従来の技術】従来のイベント駆動方式の論理シミュレ
ータにおいては、配線に起因する信号伝搬遅延は各論理
素子の入力ピンおよび出力ピン間の信号伝搬遅延に含め
られ、入力される信号変化（イベント）による信号伝搬
遅延は論理素子の出力ピンのみに定義されている。

【０００５】例えば、図９に示す論理回路５０のよう
に、バッファ５１の出力ネットｎ１が２つに分岐して各
分岐経路ｎ１１，ｎ１２にＮＯＴ回路５２，５３が接続
されている場合、各ＮＯＴ回路５２，５３までの配線に
よる信号伝搬遅延値の平均をとり、この平均値を各ＮＯ
Ｔ回路５２，５３の出力ピンの信号伝搬遅延に含めてい
た。

【０００６】

【発明が解決しようとする課題】ところが、近年の半導
体論理集積回路の高速化、微細化に従って、配線による
信号伝搬遅延は論理素子固有の信号伝搬遅延に比べて無
視できなくなってきている。従って、図９に示す論理回
路５０のようにバッファ５１の出力ピンが複数（２つ）
の出力先を持ち、かつ、各ＮＯＴ回路５２，５３までの
配線長が極端に違う場合には、従来の手法では正確に論
理シミュレートを行うことができず、実回路との動作の
違いを生じるという問題がある。

【０００７】本発明は上記問題点を解決するためになさ
れたものであって、イベント駆動方式の論理シミュレー
タ内の各イベントに対して、論理素子の出力ピンの信号
伝搬遅延に起因するイベントであるか、論理素子間の配
線に起因するイベントであるかを持たせることによっ
て、配線による信号伝搬遅延を正確にシミュレートでき
ることを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、第１発明は、複数の論理素子データ、ネットデータ
および各ネットにおける出力先毎の配線ディレイ等から
なるＬＳＩの論理回路データを入力するとともに、この
ＬＳＩに入力しその動作を調べるための外部信号データ
を入力する。そして、そのときの内部時刻における外部
信号データの信号変化または各論理素子の入力ピンの信
号変化を入力ピンイベントとし、各論理素子の出力ピン
の信号変化を出力ピンイベントとして、入力ピンイベン
トまたは出力ピンイベントをそれぞれ対応する各論理素
子の入力ピンまたは出力ピンに割り付ける。

【０００９】各論理素子に出力ピンイベントが割り付け
られた場合にはそのときの内部時刻に出力先毎の配線デ
ィレイを加算することにより当該論理素子の出力先にお
ける各論理素子の入力ピンの信号変化を算出してその算
出した信号変化を新たな入力ピンイベントとして登録す
る。また、各論理素子に入力ピンイベントが割り付けら
れた場合にはそのイベントに基づいてその内部時刻以降
に発生する当該論理素子の出力ピンの信号変化を算出
し、その算出した信号変化を新たな出力ピンイベントと
して登録する。

【００１０】また、第２発明は、複数の論理素子デー
タ、ネットデータおよび各ネットにおける出力先毎の配
線ディレイ等からなるＬＳＩの論理回路データを記憶し
た論理回路データ記憶部と、このＬＳＩに入力しその動
作を調べるための外部信号データを記憶した外部信号デ
ータ記憶部と、論理シミュレーションにおける内部時刻
を管理する内部時刻管理部と、内部時刻管理部に管理さ
れたそのときの内部時刻における外部信号データの信号
変化を入力する外部信号入力回路部と、前記論理回路デ
ータ記憶部から論理回路データを入力するとともに、外
部信号入力回路部からの外部信号データを入力し、内部
時刻管理部に管理されたそのときの内部時刻における外
部信号データの信号変化または各論理素子の入力ピンの
信号変化を入力ピンイベントとするとともに、各論理素
子の出力ピンの信号変化を出力ピンイベントとし、各イ
ベントに基づいてその内部時刻以降に発生する各論理素
子の入力ピンまたは出力ピンの信号変化を算出し、その
算出した各信号変化を新たな入力ピンイベントまたは出
力ピンイベントとして登録するイベント処理・登録回路
部と、イベント処理・登録回路部の処理結果を出力する
信号変化出力回路部とを備えて論理シミュレータを構成
する。

【００１１】そして、そのときの内部時刻における各入
力ピンイベントを対応する論理素子の入力ピンに割り付
けてその信号値を更新する入力ピン信号値更新部と、そ
のときの内部時刻における各出力ピンイベントを対応す
る論理素子の出力ピンに割り付けてその信号値を更新す
る出力ピン信号値更新部と、出力ピン信号値更新部によ
り出力ピンイベントが割り付けられた各論理素子の出力
ピンのネットにおける出力先毎に配線ディレイがあるか
否かを判定する配線ディレイ判定部と、配線ディレイ判
定部により配線ディレイがあると判定された各出力先の
論理素子の入力ピンについて、そのときの内部時刻に出
力先毎の配線ディレイを加算することによりその内部時
刻以降に発生する信号変化を算出する入力ピンイベント
算出部と、配線ディレイ判定部により配線ディレイがな
いと判定された各出力先の論理素子の入力ピンにそのと
きの内部時刻における出力元の論理素子への出力ピンイ
ベントを割り付けてその信号値を更新する出力先入力ピ
ン信号値更新部と、入力ピン信号値更新部により各論理
素子の入力ピンに割り付けられたイベントまたは出力先
入力ピン信号値更新部により各論理素子の入力ピンに割
り付けられたイベントに基づいてその内部時刻以降に発
生する各論理素子の出力ピンの信号変化を算出する演算
部と、入力ピンイベント算出部により算出された各論理
素子の入力ピンの信号変化を新たな入力ピンイベントと
して登録する第１の登録部と、演算部により算出された
各論理素子の出力ピンの信号変化を新たな出力ピンイベ
ントとして登録する第２の登録部とを備えてイベント処
理・登録回路部を構成した。

【００１２】また、第３発明は、イベント処理・登録回
路部には入力ピン信号値更新部により論理素子の入出力
ピンの信号値をトレースするための任意のトレース素子
に入力ピンイベントが割り付けられたとき、その信号値
が当該トレース素子に保持されている信号値と異なる場
合にその入力ピンイベントをそのトレース素子に対応す
る論理素子のトレース情報として出力するトレース素子
部を設けた。

【００１３】更に、第４発明は、第１の登録部は入力ピ
ンイベント算出部により算出された各入力ピンイベント
を着信時刻順にリンクさせるものとした。

【００１４】

【作用】第１および第２発明によれば、論理素子の出力
先に配線ディレイがあった場合、そのときの内部時刻に
その配線ディレイを加算することにより新たな入力ピン
イベントを発生させる。この入力ピンイベントはそのと
きの内部時刻から配線ディレイ分の遅延後、出力先の論
理素子の入力ピンに割り付けられ、その入力ピンを有す
る論理素子が駆動される。従って、配線に基づく信号伝
搬遅延が正確にシミュレートされる。

【００１５】また、論理素子の出力先に配線ディレイが
ない場合には、入力ピンイベントが発生されず出力ピン
イベントが発生される。このことにより、配線の遅延を
考慮する必要のない品種においては従来と同様の結果が
得られることが保証される。

【００１６】また、第３発明によれば、論理素子の入力
ピンまたは出力ピンは個別に信号を保持しているため、
論理素子の入出力ピンの信号値をトレースするためのト
レース素子に入力ピンイベントが割り付けられたとき、
その信号値が当該トレース素子に保持されている信号値
と異なる場合にその入力ピンイベントがそのトレース素
子に対応する論理素子のトレース情報として出力される
ので、個別に信号値の監視をすることが可能であり、配
線長による設計者の意図しない動作についても容易に発
見することが可能となる。

【００１７】さらに、第４発明によれば、配線による信
号伝搬遅延を別種のイベントとして扱っているので、出
力ピン信号値の立ち上がり変化による信号伝搬遅延と、
立ち下がり変化による信号伝搬遅延との差によって信号
の伝搬が阻止されることがなく、配線遅延特有の振る舞
いに対しても対処可能である。

【００１８】

【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図１に示すように、論理シミュレータ
１は、論理回路データ記憶部としての論理回路データフ
ァイル２、外部信号データ記憶部としての外部信号デー
タファイル３、内部時刻管理部を構成する内部時刻記憶
部４，内部時刻更新回路部５、外部信号入力回路部６、
イベント処理・登録回路部７、信号変化出力回路部８等
を備えて構成されている。

【００１９】そして、論理シミュレータ１は論理回路デ
ータファイル２の論理回路データと、外部信号データフ
ァイル３の外部信号データとに基づいてＬＳＩの論理シ
ミュレーションを実行するようになっている。

【００２０】論理回路データファイル２には複数の論理
素子データ、ネットデータおよび各ネットにおける出力
先毎の配線ディレイ等からなるＬＳＩの論理回路データ
が記憶されている。

【００２１】図６は論理回路データファイル２に記憶さ
れている論理回路データ４０のネット構造を示してい
る。論理素子４１の出力ピン４１ａ，４１ｂの各出力ネ
ットＮ１，Ｎ２はそれぞれ複数に分岐し、ファンインＦ
ｉおよびファンアウトＦｏを持つ各分岐経路には論理素
子４２のような論理素子が接続されている。各論理素子
４１，４２等は当該素子の入力ピンの信号値と出力ピン
の信号値を独立に保持している。また、各論理素子４
１，４２の固有の信号伝搬遅延値（出力ディレイ）は各
論理素子４１，４２の出力ピンに割り当てられている。
なお、各論理素子４１，４２の固有の出力ディレイは信
号変化の立ち上がりおよび立ち下がりについてそれぞれ
割り当てられている。

【００２２】また、各ファンアウトＦｏには各論理素子
間（例えば論理素子４１，４２間）の配線に起因する信
号伝搬遅延値（配線ディレイ）が割り当てられている。
なお、各配線の配線ディレイも信号変化の立ち上がりお
よび立ち下がりについてそれぞれ割り当てられている。

【００２３】また、本実施例では入力ピンの信号変化を
トレースしたい所定の論理素子について、その論理素子
の入力ピンのネットに対してトレース素子を接続できる
ようになっている。図７はその一例を示し、論理素子４
１，４２を含むネットにはダミーのファンアウトＤＦｏ
を持つ分岐経路を介して論理素子４２の入力ピン４２ａ
の信号変化をトレースするトレース素子８０が接続され
ている。ファンアウトＤＦｏは論理素子４２に対応する
ファンアウトＦｏをオリジナルとするコピーであり、論
理素子４２に対応するファンアウトＦｏに割り当てられ
ている配線遅延ａと同一の配線遅延ａが割り当てられて
いる。従って、トレース素子８０の入力ピンへの信号変
化は配線遅延ａ分だけ遅延するため、トレース素子８０
は論理素子４２の入力ピン４２ａへの信号変化の到着の
遅れを外部へ出力することができる。

【００２４】外部信号データファイル３にはＬＳＩに入
力し、その動作を調べるための外部信号データおよびス
トローブ信号データ等が記憶されている。内部時刻記憶
部４は論理シミュレーションにおけるそのときの内部時
刻（以下、現在時刻という）を管理しており、外部信号
入力回路部６、イベント処理・登録回路部７および信号
変化出力回路部８に現在時刻を出力する。内部時刻更新
回路部５は現在時刻におけるイベント処理・登録回路部
７によるイベント処理・登録処理が終了し、信号変化出
力回路部８による信号出力処理が終了すると、現在時刻
をそのときの現在時刻に一定時間だけ加算した時刻に更
新するようになっている。

【００２５】外部信号入力回路部６は前記内部時刻記憶
部４に記憶された現在時刻に基づいて、その現在時刻に
対応する外部信号データの信号変化、即ち、立ち上がり
または立ち下がりエッジを入力してイベント処理・登録
回路部７に出力する。

【００２６】イベント処理・登録回路部７はイベント種
別判定部１０、入力ピン信号値更新部１１、出力ピン信
号値更新部１２、配線ディレイ判定部１３、入力ピンイ
ベント算出部１４、出力先入力ピン信号値更新部１５、
演算部１６、登録部１７，１８およびトレース素子部１
９等を備えて構成されている。

【００２７】イベント処理・登録回路部７は論理回路デ
ータファイル２から論理回路データを入力するととも
に、外部信号入力回路部６からの外部信号データを入力
する。イベント処理・登録回路部７は内部時刻記憶部４
に記憶されたそのときの現在時刻における外部信号デー
タの信号変化または各論理素子の入力ピンの信号変化を
入力ピンイベントとするとともに、各論理素子の出力ピ
ンの信号変化を出力ピンイベントとする。なお、各入力
ピンイベントまたは各出力ピンイベントは着信先の出力
ピンまたは入力ピンの場所、および着信する信号値を保
持している。

【００２８】そして、イベント処理・登録回路部７は各
イベントに基づいてその現在時刻以降に発生する各論理
素子の入力ピンまたは出力ピンの信号変化を算出し、そ
の算出した各信号変化を新たな入力ピンイベントまたは
出力ピンイベントとして登録するようになっている。

【００２９】すなわち、イベント種別判定部１０は内部
時刻記憶部４に記憶されたそのときの現在時刻における
各イベントが入力ピンイベントまたは出力ピンイベント
のいずれであるかを判定し、その判定結果を入力ピン信
号値更新部１１、トレース素子部１９、および出力ピン
信号値更新部１２に出力する。

【００３０】入力ピン信号値更新部１１はイベント種別
判定部１０により入力ピンイベントであると判定された
各イベントを対応する論理素子の入力ピンに割り付ける
ことによりその入力ピンの信号値を更新し、その更新結
果を演算部１６に出力する。

【００３１】出力ピン信号値更新部１２はイベント種別
判定部１０により出力ピンイベントであると判定された
各イベントを対応する論理素子の出力ピンに割り付ける
ことによりその出力ピンの信号値を更新する。

【００３２】配線ディレイ判定部１３は出力ピン信号値
更新部１２により出力ピンイベントが割り付けられた各
論理素子の出力ピンのネットにおける各出力先につい
て、論理回路データファイル２に記憶されている出力先
毎の配線ディレイデータを参照し、各出力先に配線ディ
レイがあるか否かを判定する。

【００３３】入力ピンイベント算出部１４は配線ディレ
イ判定部１３により配線ディレイがあると判定された各
出力先の論理素子の入力ピンについて、そのときの現在
時刻に出力先毎の配線ディレイを加算することによりそ
の現在時刻以降に発生する信号変化を算出する。

【００３４】登録部１８は入力ピンイベント算出部１４
により算出された各論理素子の入力ピンの信号変化をそ
のときの現在時刻から所定の信号伝搬遅延値だけ後の新
たな入力ピンイベントとしてイベントテーブル（図示
略）に登録する。

【００３５】出力先入力ピン信号値更新部１５は配線デ
ィレイ判定部１３により配線ディレイがないと判定され
た各出力先の論理素子の入力ピンに対して、そのときの
現在時刻における出力元の論理素子への出力ピンイベン
トを入力ピンイベントとして割り付けてその信号値を更
新し、その更新結果を演算部１６に出力する。

【００３６】演算部１６は入力ピン信号値更新部１１に
より各論理素子の入力ピンに割り付けられたイベントま
たは出力先入力ピン信号値更新部１５により各論理素子
の入力ピンに割り付けられたイベントに基づいてその現
在時刻以降に発生する各論理素子の出力ピンの信号変化
を算出する。

【００３７】登録部１７は演算部１６により算出された
各論理素子の出力ピンの信号変化をそのときの現在時刻
から所定の信号伝搬遅延値だけ後の新たな出力ピンイベ
ントとしてイベントテーブル（図示略）に登録する。

【００３８】トレース素子部１９はイベント種別判定部
１０の判定結果に基づいて入力ピン信号値更新部１１に
よりトレース素子の入力ピンに入力ピンイベントが割り
付けられたとき、その信号値がトレース素子に保持され
ている信号値と異なる場合にその入力ピンイベントをそ
のトレース素子に対応する論理素子のトレース情報とし
て信号変化出力回路部８に出力する。

【００３９】信号変化出力回路部８は前記内部時刻記憶
部４に記憶された現在時刻において処理すべき全てのイ
ベントについてイベント処理・登録回路部７による処理
が終了したとき、イベント処理・登録回路部７による処
理結果と期待値とを比較するストローブ処理を実行する
とともに、トレース処理を実行し、トレースリスト９を
出力するようになっている。

【００４０】次に上記のように構成された論理シミュレ
ータ１が実施する一時刻の処理を図２に従って説明す
る。まず、ステップ２０で外部信号入力回路部６により
現在時刻の外部入力信号をイベント登録する外部信号入
力処理が実行される。次に、ステップ２１でイベント処
理・登録回路部７によりイベント処理２１Ａおよび信号
変化演算・イベント登録処理２１Ｂが実行される。イベ
ント処理２１Ａでは現在時刻のイベントによる各論理素
子の入力ピンまたは出力ピンの信号値の更新と論理素子
の演算登録とが行われる。信号変化演算・イベント登録
処理２１Ｂでは演算登録された論理素子の信号変化演算
とその算出結果であるイベントの登録とが行われる。

【００４１】そして、ステップ２２で内部時刻更新回路
部５により時刻更新処理が実行され、内部時刻記憶部４
に記憶されている現在時刻が一定時間だけ加算した時刻
に更新される。ステップ２３で現在時刻が終了時刻か否
かが判定され、終了時刻でないときには前記ステップ２
０以降の処理を繰り返し実行し、終了時刻であるときに
は処理を終了する。

【００４２】図３は上記イベント処理２１Ａの詳細を示
している。まず、ステップ３０で現在時刻に処理すべき
イベント、即ち、外部信号データの信号変化、各論理素
子の入力ピンの信号変化または各論理素子の出力ピンの
信号変化があるか否かを判定する。そして、ステップ３
０で処理すべきイベントがあると判定すると、ステップ
３１で処理すべき各イベントが入力ピンイベントまたは
出力ピンイベントのいずれであるかを判定する。

【００４３】ステップ３１で処理すべきイベントが入力
ピンイベントであると判定すると、ステップ３２でその
入力ピンイベントに対応する論理素子の入力ピンの信号
値をその入力ピンイベントの値に更新し、ステップ３３
でその論理素子を演算登録して、前記ステップ３０に戻
り、ステップ３０以降の処理を繰り返し実行する。

【００４４】また、ステップ３１で処理すべきイベント
が出力ピンイベントであると判定すると、ステップ３４
でその出力ピンイベントに対応する論理素子の出力ピン
の信号値をその出力ピンイベントの値に更新する。

【００４５】次のステップ３５では出力ピンイベントが
割り付けられた論理素子の出力ピンに出力先があるか否
かを判定し、出力先がない場合には前記ステップ３０に
戻る。出力先がある場合にはステップ３６に進んでその
出力先毎に配線ディレイがあるか否かを判定する。出力
先に配線ディレイがある場合にはステップ３７に進み、
出力ピンイベントが割り付けられた論理素子の出力ピン
に対してそのときの現在時刻にその配線ディレイ分のデ
ィレイを持たせて入力ピンイベントを登録し、前記ステ
ップ３５に戻り、ステップ３５以降の処理を出力先の数
だけ繰り返し実行する。

【００４６】また、ステップ３６で出力先に配線ディレ
イがないと判定するとステップ３８に進み、論理素子の
出力先の入力ピンの信号値をその論理素子の出力ピンの
信号値、すなわち、出ピンイベントの値に更新し、ステ
ップ３９でその出力先の論理素子を演算登録して、前記
ステップ３５に戻り、ステップ３５以降の処理を実行す
る。

【００４７】そして、ステップ３０で現在時刻に処理す
べきイベントがないと判定すると、イベント処理を終了
する。次に、前記入力ピンイベント登録処理を図４，図
５に従って詳細に説明する。本実施例では説明の便宜
上、図８に示す論理素子４１，４２間における配線遅延
ａを持つファンアウトに対するイベントの登録について
述べる。尚、図８ではファンアウトに未着信イベントＥ
0 〜ＥN （Ｎは自然数）がリンクされている状態を示し
ている。又、各イベントＥ0 〜ＥN のイベント時刻Ｔ0
〜ＴN はＴ0 ≦Ｔ1 ≦Ｔ2 ・・・≦ＴN となっており、
イベント信号値Ｓ0 〜ＳN はＳ0 ≠Ｓ1 ，Ｓ1 ≠Ｓ2 ，
・・・，ＳN-1 ≠ＳN となっている。

【００４８】今、新規イベントＥnew が算出されると、
まず、ステップ６０でファンアウトには論理素子４２へ
の未着信のイベントがあるか否かを判定し、未着信のイ
ベントがないとステップ６１で着信先の入力ピン４２ａ
の信号値が新規イベント信号値Ｓnew と異なるか否かを
判定する。入力ピン４２ａの信号値が新規イベント信号
値Ｓnew と等しいとそのまま処理を終了する。又、入力
ピン４２ａの信号値が新規イベント信号値Ｓnew と異な
っていると、ステップ６２で入力ピンイベントＥnew を
時刻Ｔnew に登録し、その新規イベントＥnew をファン
アウトにリンクして処理を終了する。

【００４９】前記ステップ６０で未着信のイベントがあ
ると判定すると、ステップ６３でその新規イベント時刻
Ｔnew がファンアウトにリンクされている先頭イベント
Ｅ0のイベント時刻Ｔ0 未満か否かを判定する。新規イ
ベント時刻Ｔnew がイベント時刻Ｔ0 未満であるとステ
ップ６４に進む。

【００５０】ステップ６４では新規イベント信号値Ｓne
w がイベント信号値Ｓ0 と等しくないか否かを判定し、
新規イベント信号値Ｓnew がイベント信号値Ｓ0 と等し
くないとステップ６５で新規イベントＥnew を時刻Ｔne
w に登録してファンアウトからリンクして処理を終了す
る。従って、図８ではファンアウトとイベントＥ0 との
間に新規イベントＥnew がリンクされることとなる。

【００５１】また、ステップ６４で新規イベント信号値
Ｓnew がイベント信号値Ｓ0 と等しいと判定するとステ
ップ６６でイベントＥ0 のイベント時刻Ｓ0 を新規イベ
ント時刻Ｔnew に更新して処理を終了する。

【００５２】前記ステップ６３で新規イベント時刻Ｔne
w がイベント時刻Ｔ0 以上であると判定するとステップ
６７に進み、ステップ６７では新規イベント時刻Ｔnew
がファンアウトにリンクされている末尾イベントＥN の
イベント時刻ＴN 以上か否かを判定する。新規イベント
時刻Ｔnew がイベント時刻ＴN 以上であるとステップ６
８に進む。ステップ６８では新規イベント信号値Ｓnew
がイベント信号値ＳNと等しくないか否かを判定し、新
規イベント信号値Ｓnew がイベント信号値ＳNと等しく
ないとステップ６９で新規イベントＥnew を時刻Ｔnew
に登録して末尾イベントＥN からリンクして処理を終了
する。

【００５３】また、ステップ６８で新規イベント信号値
Ｓnew がイベント信号値Ｓ0 と等しいと判定するとその
まま処理を終了する。更に、前記ステップ６７で新規イ
ベント時刻Ｔnew がイベント時刻ＴN 未満であると、ス
テップ７０に進んでイベント時刻Ｔi ≦新規イベント時
刻Ｔnew ＜イベント時刻Ｔi+1 （ｉは０又は自然数）を
満たすイベントＥi ，Ｅi+1 を検索する。

【００５４】次のステップ７１では新規イベント信号値
Ｓnew がイベントＥi の信号値Ｓiと等しくないか否か
を判定し、新規イベント信号値Ｓnew がイベント信号値
Ｓiと等しいとそのまま処理を終了する。また、新規イ
ベント信号値Ｓnew がイベント信号値Ｓi と等しくない
とステップ７２に進む。

【００５５】ステップ７２では新規イベント信号値Ｓne
w がイベントＥi+1 の信号値Ｓi+1と等しくないか否か
を判定する。新規イベント信号値Ｓnew がイベント信号
値Ｓi+1 と等しくないと、ステップ７３で新規イベント
Ｅnew をイベントＥi からリンクさせ、イベントＥi+1
以降のイベントを新規イベントＥnew からリンクして処
理を終了する。

【００５６】また、ステップ７２で新規イベント信号値
Ｓnew がイベント信号値Ｓi+1 と等しいと判定すると、
ステップ７４でイベントＥi+1 のイベント時刻Ｔi+1 を
新規イベント時刻Ｔnew に更新して処理を終了する。

【００５７】さて、論理シミュレートを実行したい論理
回路が例えば図９に示す論理回路５０であるとする。す
なわち、バッファ５１の出力ネットｎ１が２つに分岐し
て各分岐経路ｎ１１，ｎ１２にＮＯＴ回路５２，５３が
接続され、バッファ５１から各ＮＯＴ回路５２，５３ま
での配線長が極端に異なり、立ち上がりの信号変化に対
する各配線ディレイを例えば「４０」と「８０」である
とする。なお、バッファ５１の立ち上がりの信号変化に
対する各出力ディレイを例えば「１０」とする。

【００５８】この論理回路５０について上記した論理シ
ミュレータ１により論理シミュレーションを実行した結
果を図１０に示す。まず、時刻ｔ０においてバッファ５
１の入力ピン５１ａに入力ピンイベントが割り付けられ
て入力ピン５１ａの信号値が入力ピンイベントの値に更
新され、バッファ５１が演算登録される。入力ピン５１
ａの更新された信号値に基づいてバッファ５１の信号変
化演算が実行され、現在時刻ｔ０から時刻「１０」あと
に出力ピン５１ｂを着信先とする出力ピンイベントが新
たに登録される。

【００５９】時刻ｔ０から時刻「１０」経過すると、バ
ッファ５１の出力ピン５１ｂに出力ピンイベントが割り
付けられて出力ピン５１ｂの信号値が出力ピンイベント
の値に更新される。出力ピン５１ｂとＮＯＴ回路５２の
入力ピン５２ａとの配線には配線ディレイ「４０」が割
り当てられているので、現在時刻「ｔ０＋１０」から時
刻「４０」あとに入力ピン５２ａを着信先とする入力ピ
ンイベントが新たに登録される。また、出力ピン５１ｂ
とＮＯＴ回路５３の入力ピン５３ａとの配線には配線デ
ィレイ「８０」が割り当てられているので、現在時刻
「ｔ０＋１０」から時刻「８０」あとに入力ピン５３ａ
を着信先とする入力ピンイベントが新たに登録される。

【００６０】そして、時刻「ｔ０＋１０」から時刻「４
０」経過すると、ＮＯＴ回路５２の入力ピン５２ａに入
力ピンイベントが割り付けられて入力ピン５２ａの信号
値が入力ピンイベントの値に更新され、ＮＯＴ回路５２
の信号変化演算が実行される。また、時刻「ｔ０＋１
０」から時刻「８０」経過すると、ＮＯＴ回路５３の入
力ピン５３ａに入力ピンイベントが割り付けられて入力
ピン５３ａの信号値が入力ピンイベントの値に更新さ
れ、ＮＯＴ回路５３の信号変化演算が実行される。

【００６１】なお、配線ディレイがない場合の処理は従
来と同様に、イベントの着信と同時に出力先の入力ピン
の信号値の更新が行われる。従って、イベントが着信し
た出力ピンの信号と、出力先の入力ピンの信号は必ず一
致する。

【００６２】また、配線ディレイがないときには、入力
ピンイベントは発生されず出力ピンイベントが発生され
る。従って、配線を考慮する必要のない品種において
は、従来と同様の結果が得られることが保証される。

【００６３】このように、本実施例では論理素子の各出
力ネットにおける出力先毎の配線ディレイを記憶し、出
力ピンイベントが着信した論理素子の出力ピンの出力先
に配線ディレイがあった場合、その出力先の配線ディレ
イに基づいて出力先の論理素子の入力ピンに対して入力
ピンイベントを発生させ、そのときの内部時刻から配線
ディレイ分の遅延後、出力先の論理素子の入力ピンにこ
の入力ピンイベントを割り付けてその入力ピンを有する
論理素子を駆動するようにした。従って、配線に基づく
信号伝搬遅延を正確にシミュレートすることができ、シ
ミュレーション精度を向上させることができる。また、
論理素子の出力先に配線ディレイがない場合には、入力
ピンイベントを発生せず出力ピンイベントを発生するよ
うにしたので、配線の遅延を考慮する必要のない品種に
おいては従来と同様のシミュレート結果が得られること
ができる。

【００６４】また、本実施例では論理素子の入力ピンま
たは出力ピンに個別に信号を保持させ、論理素子の入力
ピンまたは出力ピンの信号値をトレースするためのトレ
ース素子を設けている。従って、トレース素子に入力ピ
ンイベントが割り付けられたとき、その信号値がトレー
ス素子に保持されている信号値と異なる場合にその入力
ピンイベントがそのトレース素子に対応する論理素子の
トレース情報としてトレース素子部１９により出力され
るので、個別に信号値の監視をすることが可能であり、
配線長による設計者の意図しない動作についても容易に
発見することが可能となる。

【００６５】さらに、本実施例では配線による信号伝搬
遅延を別種のイベントとして扱い、入力ピンイベント算
出部により算出された各入力ピンイベントを着信時刻順
にリンクさせるようにしているので、出力ピン信号値の
立ち上がり変化による信号伝搬遅延と、立ち下がり変化
による信号伝搬遅延との差によって信号の伝搬が阻止さ
れることがなく、配線遅延特有の振る舞いに対しても対
処可能である。

【００６６】即ち、図９の論理回路５０に示すバッファ
５１において、例えば立ち上がりの信号変化による出力
ディレイが「１０」で、立ち下がりの信号変化による出
力ディレイが「５」であるとする。

【００６７】この場合、図１１に示すように、時刻ｔ１
において立ち上がり、時刻「ｔ１＋３」において立ち下
がるパルスＰ１が入力ピン５１ａに割り付けられるとす
ると、立ち上がり信号変化に基づいて時刻ｔ１から時刻
「１０」だけ後の時刻「ｔ１＋１０」に出力ピン５１ｂ
を着信先とする立ち上がり信号変化の出力ピンイベント
（二点鎖線で示す）が起こされる。

【００６８】ところが、時刻「ｔ１＋３」における立ち
下がり信号変化に基づいて時刻「ｔ１＋３」から時刻
「５」だけ後に出力ピン５１ｂを着信先とする立ち下が
り信号変化が起こされる。このため、時刻「ｔ１＋１
０」における立ち上がり信号変化の出力ピンイベントは
無効化される。すなわち、バッファ５１等の論理素子で
はその内部負荷によってパルス幅が短すぎるパルスＰは
伝搬が阻止される。

【００６９】一方、図９に示す論理回路５０において、
バッファ５１およびＮＯＴ回路５２間の配線の立ち上が
りの信号変化による配線ディレイが「４０」で、立ち下
がりの信号変化による配線ディレイが「２０」であると
する。

【００７０】この場合、図１２に示すように、時刻ｔ２
において立ち上がり、時刻「ｔ２＋１６」において立ち
下がるパルスＰ２が出力ピン５１ｂに割り付けられると
すると、立ち上がり信号変化に基づいて時刻ｔ２から時
刻「４０」だけ後の時刻「ｔ２＋４０」に入力ピン５２
ａを着信先とする立ち上がり信号変化の入力ピンイベン
トが起こされる。

【００７１】また、時刻「ｔ２＋１６」における立ち下
がり信号変化に基づいて時刻「ｔ２＋１６」から時刻
「２０」だけ後に入力ピン５２ａを着信先とする立ち下
がり信号変化が起こされようとするが、入力ピン５２ａ
の信号値に変化がないためこの立ち下がり信号変化は無
視される。

【００７２】このように、配線による信号伝搬遅延を別
種のイベントとして扱っているので、出力ピン信号値の
立ち上がり変化による信号伝搬遅延と、立ち下がり変化
による信号伝搬遅延との差によって信号の伝搬が阻止さ
れることがなく、配線遅延特有の振る舞いに対しても対
処することができる。

【００７３】

【発明の効果】以上詳述したように、本発明によれば、
イベント種別として論理素子間の配線に起因する入力ピ
ンイベントを導入するようにしたので、配線による信号
伝搬遅延を正確にシミュレートできるとともに、配線に
よる遅延特有の振る舞いについてもシミュレートでき、
シミュレーション精度を向上することができる優れた効
果がある。

【図面の簡単な説明】

【図１】一実施例の論理シミュレータを示すブロック図
である。

【図２】一実施例の論理シミュレータの一時刻の処理を
示すフローチャートである。

【図３】一実施例のイベント処理を示すフローチャート
である。

【図４】入力ピンイベント登録処理を示すフローチャー
トである。

【図５】入力ピンイベント登録処理を示すフローチャー
トである。

【図６】論理回路データのネット構造を示す図である。

【図７】論理回路データのネット構造を示す図である。

【図８】未着信イベントのリンクを示す図である。

【図９】論理回路の一例を示す図である。

【図１０】一例の論理回路のシミュレート結果を示す波
形図である。

【図１１】論理素子のシミュレート結果を示す波形図で
ある。

【図１２】配線のシミュレート結果を示す波形図であ
る。

【符号の説明】

２ 論理回路データ記憶部としての論理回路データファ
イル ３ 外部信号データ記憶部としての外部信号データファ
イル ４ 内部時刻管理部を構成する内部時刻記憶部 ５ 内部時刻管理部を構成する内部時刻更新回路部 ６ 外部信号入力回路部 ７ イベント処理・登録回路部 ８ 信号変化出力回路部 １１ 入力ピン信号値更新部 １２ 出力ピン信号値更新部 １３ 配線ディレイ判定部 １４ 入力ピンイベント算出部 １５ 出力先入力ピン信号値更新部 １６ 演算部 １７，１８ 登録部 １９ トレース素子部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の論理素子データ、ネットデータお
   よび各ネットにおける出力先毎の配線ディレイ等からな
   るＬＳＩの論理回路データを入力するとともに、このＬ
   ＳＩに入力しその動作を調べるための外部信号データを
   入力し、そのときの内部時刻における外部信号データの
   信号変化または各論理素子の入力ピンの信号変化を入力
   ピンイベントとし、各論理素子の出力ピンの信号変化を
   出力ピンイベントとして、入力ピンイベントまたは出力
   ピンイベントをそれぞれ対応する各論理素子の入力ピン
   または出力ピンに割り付け、 各論理素子に出力ピンイベントが割り付けられた場合に
   はそのときの内部時刻に出力先毎の配線ディレイを加算
   することにより当該論理素子の出力先における各論理素
   子の入力ピンの信号変化を算出し、その算出した信号変
   化を新たな入力ピンイベントとして登録し、 各論理素子に入力ピンイベントが割り付けられた場合に
   はそのイベントに基づいてその内部時刻以降に発生する
   当該論理素子の出力ピンの信号変化を算出し、その算出
   した信号変化を新たな出力ピンイベントとして登録する
   ようにしたことを特徴とする論理シミュレーション方
   法。
2. 【請求項２】 複数の論理素子データ、ネットデータお
   よび各ネットにおける出力先毎の配線ディレイ等からな
   るＬＳＩの論理回路データを記憶した論理回路データ記
   憶部（２）と、 このＬＳＩに入力しその動作を調べるための外部信号デ
   ータを記憶した外部信号データ記憶部（３）と、 論理シミュレーションにおける内部時刻を管理する内部
   時刻管理部（４，５）と、 内部時刻管理部（４，５）に管理されたそのときの内部
   時刻における外部信号データの信号変化を入力する外部
   信号入力回路部（６）と、 前記論理回路データ記憶部（２）から論理回路データを
   入力するとともに、外部信号入力回路部（６）からの外
   部信号データを入力し、内部時刻管理部（４，５）に管
   理されたそのときの内部時刻における外部信号データの
   信号変化または各論理素子の入力ピンの信号変化を入力
   ピンイベントとするとともに、各論理素子の出力ピンの
   信号変化を出力ピンイベントとし、各イベントに基づい
   てその内部時刻以降に発生する各論理素子の入力ピンま
   たは出力ピンの信号変化を算出し、その算出した各信号
   変化を新たな入力ピンイベントまたは出力ピンイベント
   として登録するイベント処理・登録回路部（７）と、 前記イベント処理・登録回路部（７）の処理結果を出力
   する信号変化出力回路部（８）とを備え、 そのときの内部時刻における各入力ピンイベントを対応
   する論理素子の入力ピンに割り付けてその信号値を更新
   する入力ピン信号値更新部（１１）と、 そのときの内部時刻における各出力ピンイベントを対応
   する論理素子の出力ピンに割り付けてその信号値を更新
   する出力ピン信号値更新部（１２）と、 出力ピン信号値更新部（１２）により出力ピンイベント
   が割り付けられた各論理素子の出力ピンのネットにおけ
   る出力先毎に配線ディレイがあるか否かを判定する配線
   ディレイ判定部（１３）と、 配線ディレイ判定部（１３）により配線ディレイがある
   と判定された各出力先の論理素子の入力ピンについて、
   そのときの内部時刻に出力先毎の配線ディレイを加算す
   ることによりその内部時刻以降に発生する信号変化を算
   出する入力ピンイベント算出部（１４）と、 配線ディレイ判定部（１３）により配線ディレイがない
   と判定された各出力先の論理素子の入力ピンにそのとき
   の内部時刻における出力元の論理素子への出力ピンイベ
   ントを割り付けてその信号値を更新する出力先入力ピン
   信号値更新部（１５）と、 入力ピン信号値更新部（１１）により各論理素子の入力
   ピンに割り付けられたイベントまたは出力先入力ピン信
   号値更新部（１５）により各論理素子の入力ピンに割り
   付けられたイベントに基づいてその内部時刻以降に発生
   する各論理素子の出力ピンの信号変化を算出する演算部
   （１６）と、 入力ピンイベント算出部（１４）により算出された各論
   理素子の入力ピンの信号変化を新たな入力ピンイベント
   として登録する第１の登録部（１８）と、 演算部（１６）により算出された各論理素子の出力ピン
   の信号変化を新たな出力ピンイベントとして登録する第
   ２の登録部（１７）とを備えて前記イベント処理・登録
   回路部（７）を構成したことを特徴とする論理シミュレ
   ータ。
3. 【請求項３】 前記イベント処理・登録回路部（７）に
   は入力ピン信号値更新部（１１）により論理素子の入出
   力ピンの信号値をトレースするための任意のトレース素
   子に入力ピンイベントが割り付けられたとき、その信号
   値が当該トレース素子に保持されている信号値と異なる
   場合にその入力ピンイベントをそのトレース素子に対応
   する論理素子のトレース情報として出力するトレース素
   子部（１９）を設けたことを特徴とする請求項２に記載
   の論理シミュレータ。
4. 【請求項４】 前記第１の登録部（１８）は入力ピンイ
   ベント算出部（１４）により算出された各入力ピンイベ
   ントを着信時刻順にリンクさせるものであることを特徴
   とする請求項２に記載の論理シミュレータ。