JP2003223479A

JP2003223479A - 回路設計装置

Info

Publication number: JP2003223479A
Application number: JP2002356336A
Authority: JP
Inventors: Hiroyuki Sugiyama; 広行杉山; Taisuke Abe; 泰典阿部; Naomi Bizen; 直美備前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-12-09
Filing date: 2002-12-09
Publication date: 2003-08-08

Abstract

(57)【要約】【課題】早い時点で論理設計の不具合のチェックを可能
にし、設計工数を削減して回路設計に要する時間の短縮
をはかる。【解決手段】論理設計部１による論理設計後に、設計対
象の全てのセルに単位ディレイ値を割り付けるとともに
該セルの相互間の全てのネットにディレイ値として０を
割り付けた状態で、論理設計部１による論理設計結果に
対してパストレース部４Ａによるパストレースを行ない
ながらディレイ値算出部６により積算ディレイ値の最大
値または最小値を算出させ、その積算ディレイ値の最大
値または最小値に基づいて、設計対象回路における順序
回路セル間もしくは入出力ピンと順序回路セルとの間の
ゲート段数を算出するゲート段数算出部１１をそなえて
構成する。

Description

【発明の詳細な説明】

【０００１】（目次）発明の属する技術分野従来の技術（図１４）発明が解決しようとする課題課題を解決するための手段（図１〜図５）発明の実施の形態（図６〜図１３）発明の効果

【０００２】

【発明の属する技術分野】本発明は、近年、微細化に伴
い大規模化し且つ複雑化してきているＬＳＩの回路設計
に用いて好適の装置に関する。

【０００３】

【従来の技術】一般に、ＬＳＩの設計は、図１４に示す
ような手順で行なわれる。即ち、まず、設計対象回路
（ＬＳＩ）についての論理設計を行なってから（ステッ
プＳ１）、その論理設計結果に基づいてセル（回路素
子）の配置を行ない（ステップＳ２）、その配置結果に
対してタイミングのチェックを行なう（ステップＳ
３）。

【０００４】タイミングのチェックに際しては、セルの
配置結果に対してパストレースを行ないながら、各パス
のディレイ値を算出し、タイミング制約を満たすか否か
を判断する。この時点では、セル相互間の配線は未だ決
まっていないので、マンハッタン長などにより、セル相
互間の配線（ネット）によるディレイ値を見積もって各
パスのディレイ値を算出する。

【０００５】タイミングチェックを行なった結果、タイ
ミング制約を満たさないエラーパスが存在する場合に
は、再度、セルの配置を行なう（ステップＳ４のＮＯル
ートからステップＳ２）。セルの再配置処理（配置改
善）は、エラーパスが無くなるまで（ステップＳ４でＹ
ＥＳ判定となるまで）繰り返し行なわれる。一方、セル
の配置結果がタイミング制約を満たす場合（ステップＳ
４でＹＥＳ判定の場合）、ステップＳ２で配置されたセ
ル相互間の配線を行ない（ステップＳ５）、その配線結
果に対しても、前述と同様のタイミングのチェックを行
なう（ステップＳ６）。

【０００６】このタイミングのチェックに際しては、セ
ル相互間の配線結果に対してパストレースを行ないなが
ら、実際の配線長に基づいて各パスのディレイ値を算出
し、タイミング制約を満たすか否かを判断する。タイミ
ングチェックを行なった結果、タイミング制約を満たさ
ないエラーパスが存在する場合には、再度、セル相互間
の配線を行なう（ステップＳ７のＮＯルートからステッ
プＳ５）。この再配線処理（配線改善）は、エラーパス
が無くなるまで（ステップＳ７でＹＥＳ判定となるま
で）繰り返し行なわれる。そして、セルの配置結果がタ
イミング制約を満たす場合（ステップＳ７でＹＥＳ判定
の場合）は、設計を終了する。

【０００７】なお、再配置や再配線を何度行なってもタ
イミング制約を満たさない場合（ステップＳ４やＳ７で
ＹＥＳ判定とならない場合）には、ステップＳ１に戻っ
て論理設計からやり直すことになる。

【０００８】

【発明が解決しようとする課題】ところで、近年、ＬＳ
Ｉの微細化に伴い、ＬＳＩは、その回路規模が非常に大
きくなるとともに複雑化している。さらに、この複雑化
した回路に対して百数十万規模のフリップフロップ（順
序回路セル；以下、ＦＦという）間のデータタイミング
問題を解決しなければならない。

【０００９】従って、何の指標もなく単にセルの配置や
セル相互間の配線を行なっていてはエラーパスの発生を
招きやすいため、配置や配線の指標となるものを用い
て、出来るだけエラーパスを発生させることなく、効率
よく配置や配線を行なえるようにすることが望まれてい
る。配置や配線の改善に際しても、単にエラーパスの改
善を行なうのではなく、改善の指標となるものを用いて
効率よくエラーパスの解消（修正）を行なえるようにす
ることが望まれている。

【００１０】また、回路規模が極めて大きく且つ複雑化
している場合に、論理合成などにより論理設計を自動で
行なうと、ＦＦ間のゲート段数が、設計者の予想外のも
のになってしまう場合がある。このような場合、設計者
は、ＦＦ間に予想外のゲート段数をもつパス（多段パス
等）を、配置や配線の後に行なわれるタイミングチェッ
ク（ディレイ解析）によって、初めて、クリティカルパ
ス（短すぎるパスもしくは長すぎるパス）として認識す
ることになる。この時点でクリティカルパスを認識して
も、このクリティカルパスを再配置や再配線で解消する
ことは難しく、再び、論理設計を行なわなければなら
ず、多大な工数がかかってしまう。従って、論理設計の
段階で、予期しない多段パスなどが生じないように注意
する必要がある。

【００１１】さらに、回路規模が大きい場合に、前述の
ように配置や配線の改善を行なっていくと、実装設計
（配置や配線）の終盤近くでは、配置や配線の変更の自
由度が極めて小さくなり変更が難しくなる。着目した箇
所を改善すべくその箇所について配置や配線を変更する
と、他の箇所に悪影響を及ぼすことがあり、最悪の場
合、再度、論理設計を行なわなければならなくなり、や
はり多くの設計工数を要することがある。

【００１２】本発明は、このような課題に鑑み創案され
たもので、早い時点で論理設計の不具合のチェックを可
能にし、設計工数を削減して回路設計に要する時間の短
縮をはかった、回路設計装置を提供することを目的とし
ている。

【００１３】

【課題を解決するための手段】図１は本発明の関連技術
の原理ブロック図で、この図１に示す回路設計装置は、
設計対象回路についての論理設計を行なう論理設計部１
と、この論理設計部１による論理設計結果に基づいてセ
ルの配置を行なう配置部２と、この配置部２により配置
されたセル相互間の配線を行なう配線部３と、論理設計
部１による論理設計結果に対して１以上のトレース開始
ピンからパストレースを行なうパストレース部４と、こ
のパストレース部４によるパストレース時に配置対象セ
ルの各ピンをパスが通過した回数をピン毎に計数する通
過回数計数部５とをそなえて構成されている。

【００１４】このとき、配置部２が、通過回数計数部５
による計数結果に基づく優先順位に従ってセルの配置を
行ない、配線部３が、通過回数計数部５による計数結果
に基づく優先順位に従ってセル相互間の配線を行なう。
また、回路設計に必要な情報を表示する表示部と、この
表示部の表示状態を制御する表示制御部とをそなえ、こ
の表示制御部により、配置部２によりセルの配置を行な
う際に通過回数計数部５による計数結果に基づく優先順
位に応じて表示部の表示状態を制御してもよいし、配線
部３によりセルの相互間の配線を行なう際に通過回数計
数部５による計数結果に基づく優先順位に応じて表示部
の表示状態を制御してもよい。従って、論理設計後にパ
ストレースを行なって各ピンをパスが通過する回数（静
的な信号伝播密度）を求め、これを配置や配線の指標と
して用いることが可能になる。

【００１５】図２は本発明の関連技術の原理ブロック図
で、この図２に示す回路設計装置は、前述と同様の論理
設計部１，配置部２および配線部３をそなえるほか、配
置部２による配置結果もしくは配線部３による配線結果
に対して１以上のトレース開始ピンからパストレースを
行なうパストレース部４Ａと、このパストレース部４Ａ
によるパストレース時に１以上のトレース開始ピンから
パスが通過した配置対象セルの各ピンまでの積算ディレ
イ値の最大値または最小値を算出するディレイ値算出部
６と、このディレイ値算出部６により算出された積算デ
ィレイ値の最大値または最小値に基づいて各ピンまでの
到達時間とそのピンまでの基準到達時間との差に応じた
エラー重要度を算出するエラー重要度算出部７と、この
エラー重要度算出部７により算出されたエラー重要度を
ピン毎に積算してエラー寄与度を算出するエラー寄与度
算出部８と、回路設計に必要な情報を表示する表示部９
と、エラー寄与度算出部８により算出された各ピンにつ
いてのエラー寄与度に応じて表示部９の表示状態を制御
する表示制御部１０とをそなえて構成されている。従っ
て、配置後や配線後にパストレースを行なって各ピンに
おけるエラー寄与度を求め、これを改善の指標として用
いることが可能になる。

【００１６】図３は本発明の原理ブロック図で、この図
３に示す本発明の回路設計装置（請求項１）は、前述と
同様の論理設計部１，配置部２，配線部３，パストレー
ス部４Ａおよびディレイ値算出部６をそなえるほか、ゲ
ート段数算出部１１をそなえて構成されている。このゲ
ート段数算出部１１は、論理設計部１による論理設計後
に、設計対象の全てのセルに単位ディレイ値を割り付け
るとともに該セルの相互間の全てのネットにディレイ値
として０を割り付けた状態で、論理設計部１による論理
設計結果に対してパストレース部４Ａによるパストレー
スを行ないながらディレイ値算出部６により積算ディレ
イ値の最大値または最小値を算出させ、その積算ディレ
イ値の最大値または最小値に基づいて、設計対象回路に
おける順序回路セル間もしくは入出力ピンと順序回路セ
ルとの間のゲート段数を算出するものである。

【００１７】このとき、ゲート段数算出部１１により算
出されたゲート段数と規定ゲート段数とを比較してゲー
ト段数のチェックを行なうゲート段数チェック部をそな
えてもよいし（請求項２）、回路設計に必要な情報を表
示する表示部と、この表示部の表示状態を制御する表示
制御部とをそなえ、この表示制御部により、ゲート段数
算出部１１により算出されたゲート段数に応じて表示部
の表示状態を制御してもよいし（請求項３）、ゲート段
数チェック部によるチェック結果を表示部に表示するよ
うにこの表示部の表示状態を制御してもよい（請求項
４）。

【００１８】従って、論理設計直後に最小ゲート段数と
最大ゲート段数のチェックが可能になり、早い時点で論
理設計の不具合をチェックすることが可能になり、大規
模化したＬＳＩ等の設計初期段階で設計回路におけるタ
イミング的に問題のあるパスを早期に発見することがで
きる（請求項１〜４）。

【００１９】図４は本発明の関連技術の原理ブロック図
で、この図４に示す回路設計装置は、前述と同様の論理
設計部１，配置部２，配線部３，パストレース部４Ａ，
ディレイ値算出部６，表示部９および表示制御部１０を
そなえているが、本発明では、表示制御部１０が、ディ
レイ値算出部６により算出された各ピンにおける積算デ
ィレイ値の最大値または最小値と、１以上のトレース開
始ピンから目標ピンに到達するまでに配置され且つ複数
の入力ピンをもつゲートにおける各入力ピンと出力ピン
との間のパスディレイ値と、セル相互間のネットディレ
イ値とを、目標ピンまでの積算ディレイ値が最大または
最小のワーストパスとともに表示部９に表示するよう
に、この表示部９の表示状態を制御する。

【００２０】従って、配置や配線の変更の自由度が極め
て小さくなった場合でも、タイミングエラーの解消が可
能な、入力ピンの繋ぎ換えに関する情報が設計者等に対
して表示され、設計者等の判断により、再論理設計を行
なうことなくタイミングエラーを解消することが可能に
なる。

【００２１】図５は本発明の関連技術の原理ブロック図
で、この図５に示す回路設計装置は、前述と同様の論理
設計部１，配置部２，配線部３，パストレース部４Ａお
よびディレイ値算出部６をそなえるほか、タイミングチ
ェック部１２および入力ピン交換部１３をそなえて構成
されている。

【００２２】ここで、タイミングチェック部１２は、デ
ィレイ値算出部６により算出された積算ディレイ値の最
大値または最小値に基づいて、配置部２による配置結果
もしくは配線部３による配線結果のタイミングチェック
を行なうものである。また、入力ピン交換部１３は、タ
イミングチェック部１２によるチェックの結果、目標ピ
ンまでの積算ディレイ値が最大または最小のワーストパ
スが所定のタイミング制約を満たさない場合、ディレイ
値算出部６により算出された各ピンにおける積算ディレ
イ値の最大値または最小値と、１以上のトレース開始ピ
ンから目標ピンに到達するまでに配置され且つ複数の入
力ピンをもつゲートにおける各入力ピンと出力ピンとの
間のパスディレイ値と、セルの相互間のネットディレイ
値とに基づいて、目標ピンに到達する全てのパスがタイ
ミング制約を満たすように、前記複数の入力ピンをもつ
ゲートの少なくとも１つにおいて、ワーストパスの入力
ピンを他のパスの入力ピンと入れ換えるものである。

【００２３】従って、配置や配線の変更の自由度が極め
て小さくなった場合でも、入力ピンの繋ぎ換えという最
小限の実装データの変更が自動的に行なわれ、再論理設
計を行なうことなくタイミングエラーを解消（修正）す
ることが可能になる。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図６は本発明の一実施形態として
の回路設計装置の機能的な構成を示すブロック図であ
り、この図６に示すように、ディスプレイ（表示部）２
１と入力部２２としてのキーボード２２ａおよびマウス
２２ｂとを付設された処理装置２０が、本実施形態の回
路設計装置として機能する。

【００２５】ディスプレイ２１は、処理装置２０による
回路設計に必要な情報や回路設計経過を表示するもので
あり、キーボード２２ａおよびマウス２２ｂは、設計者
（オペレータ）によって操作され、回路設計に関する各
種情報を入力するためのものである。従って、設計者
は、ディスプレイ２１における表示を参照しながら、キ
ーボード２２ａおよびマウス２２ｂを操作して各種情報
を入力することにより、会話形式で回路設計（論理設
計，配置，配線）を行なえるようになっている。

【００２６】また、処理装置２０は、ＣＰＵ２０ａおよ
びメモリ２０ｂを有して構成されている。ＣＰＵ２０ａ
は、メモリ２０ｂに格納されているプログラムや各種デ
ータに基づいて、回路設計を行なうものである。このＣ
ＰＵ２０ａによる回路設計経過は、後述する表示制御部
３４を介してディスプレイ２１に随時表示される一方、
キーボード２２ａおよびマウス２２ｂからの入力情報
は、ＣＰＵ２０ａへ入力され、回路設計に反映される。
メモリ２０ｂは、ＣＰＵ２０ａが回路設計を行なう際に
ワークメモリとしても機能し、図９にて後述するよう
な、各ピンについてのテーブルデータ等を保持する。

【００２７】さらに、処理装置２０には、データベース
２３が接続されている。このデータベース２３には、設
計対象回路に実装されるセル（ＦＦや各種ゲート）に関
する情報（例えばディレイ値情報）が予め格納されてい
る。そして、上述した処理装置２０におけるＣＰＵ２０
ａにより実現される本実施形態の回路設計装置の機能構
成について、図６により説明する。この図４に示すよう
に、本実施形態の回路素子配置装置、つまりＣＰＵ２０
ａは、論理設計部３１，配置部３２，配線部３３，表示
制御部３４，パストレース部３５，ディレイ値算出部３
６，タイミングチェック部３７，通過回数計数部３８，
エラー重要度算出部３９，エラー寄与度算出部４０，ゲ
ート段数算出部４１，ゲート段数チェック部４２および
入力ピン交換部４３としての機能を有している。

【００２８】ここで、論理設計部３１は、設計対象回路
（例えばＬＳＩ）についての論理設計を行なうものであ
り、配置部３２は、論理設計部３１による論理設計結果
に基づいてセル（ＦＦや各種ゲート）の配置を行なうも
のであり、配線部３３は、配置部３２により配置された
セル相互間の配線を行なうものである。表示制御部３４
は、後で詳述するごとくディスプレイ２１の表示状態を
制御するものである。

【００２９】パストレース部３５は、論理設計部３１に
よる論理設計結果，配置部３２による配置結果もしくは
配線部３３による配線結果に対して、図８（ａ），
（ｂ）にて後述するごとく１以上のトレース開始ピンか
らパストレースを行なうものである。ディレイ値算出部
３６は、パストレース部３５によるパストレース時に、
図１０に示すフローチャート（後述）に従って、１以上
のトレース開始ピンからパスが通過した配置対象セルの
各ピンまでの積算ディレイ値の最大値または最小値を算
出するものである。積算ディレイ値の最大値または最小
値の算出に際しては、ピン毎にそなえられた図９に示す
テーブル（後述）が用いられる。なお、ディレイ値の算
出に必要な各セルのディレイ値情報等は、データベース
２３から読み出される。

【００３０】タイミングチェック部３７は、ディレイ値
算出部３６により算出された積算ディレイ値の最大値ま
たは最小値に基づいて、配置部３２による配置結果もし
くは配線部３３による配線結果のタイミングチェックを
行なう、つまりタイミング制約を満たさないエラーパス
の発生を検出するものである。通過回数計数部３８は、
論理設計後のパストレース部３５によるパストレース時
に、図１１に示すフローチャート（後述）に従って、配
置対象セルの各ピンをパスが通過した回数をピン毎に計
数するものである。パス通過回数の計数に際しては、ピ
ン毎にそなえられた図９に示すテーブル（後述；信号通
過カウンタ）が用いられる。また、本実施形態では、配
置部３２は、通過回数計数部３８による計数結果に基づ
く優先順位に従ってセルの配置を行ない、配線部３３
は、通過回数計数部３８による計数結果に基づく優先順
位に従ってセル相互間の配線を行なうようになってい
る。

【００３１】エラー重要度算出部３９は、配置部３２に
よる配置結果もしくは配線部３３による配線結果に対し
てパストレース部３５によるパストレースを行ないなが
らディレイ値算出部３６により各ピンまでの積算ディレ
イ値の最大値または最小値を算出する際に、このディレ
イ値算出部３６により算出された積算ディレイ値の最大
値または最小値に基づいて、各ピンまでの到達時間とそ
のピンまでの基準到達時間との差に応じたエラー重要度
を後述の式により算出するものである。

【００３２】エラー寄与度算出部４０は、エラー重要度
算出部３９により算出されたエラー重要度をピン毎に積
算してエラー寄与度を算出するものである。エラー寄与
度の算出に際しては、ピン毎にそなえられた図９に示す
テーブル（後述；エラー寄与度カウンタ）が用いられ
る。ゲート段数算出部４１は、論理設計部３１による論
理設計後に、設計対象の全てのセルに単位ディレイ値を
割り付けるとともに該セルの相互間の全てのネットにデ
ィレイ値として０を割り付けた状態で、図１０に示すフ
ローチャート（後述）に従って、論理設計部３１による
論理設計結果に対してパストレース部３５によるパスト
レースを行ないながらディレイ値算出部３６により積算
ディレイ値の最大値または最小値を算出させ、その積算
ディレイ値の最大値または最小値に基づいて、設計対象
回路におけるＦＦ（順序回路セル）間もしくは入出力ピ
ンとＦＦとの間のゲート段数を算出するものである。

【００３３】ゲート段数チェック部４２は、ゲート段数
算出部４１により算出されたゲート段数と規定ゲート段
数とを比較してゲート段数のチェックを行なうものであ
る。入力ピン交換部４３は、タイミングチェック部３７
によるチェックの結果、目標ピンまでの積算ディレイ値
が最大または最小のワーストパスが所定のタイミング制
約を満たさない場合、ディレイ値算出部３６により算出
された各ピンにおける積算ディレイ値の最大値または最
小値と、１以上のトレース開始ピンから目標ピンに到達
するまでに配置され且つ複数の入力ピンをもつゲート
（多入力ゲート）における各入力ピンと出力ピンとの間
のパスディレイ値と、セルの相互間のネットディレイ値
とに基づいて、目標ピンに到達する全てのパスがタイミ
ング制約を満たすように、前記複数の入力ピンをもつゲ
ートの少なくとも１つにおいて、ワーストパスの入力ピ
ンを他のパスの入力ピンと入れ換えるものである。な
お、この入力ピン交換部４３による入力ピンの交換動作
については、後で図１３を参照しながら詳述する。ま
た、パスディレイ値やネットディレイ値に関する情報
は、データベース２３から読み出される。

【００３４】一方、本実施形態の表示制御部３４は、以
下のような表示制御機能〜を有している。配置部３２によりセルの配置を行なう際に、通過回数
計数部３８による計数結果に基づく優先順位に応じてデ
ィスプレイ２１の表示状態を制御する。例えば、優先的
に配置すべきセルのリストを通過回数（つまり配置優先
順位）に従ってソートして表示したり、優先的に配置す
べきセルを、その表示色を変えるなどして強調的に表示
したりする。

【００３５】配線部３３によりセル相互間の配線を行
なう際に、通過回数計数部３８による計数結果に基づく
優先順位に応じてディスプレイ２１の表示状態を制御す
る。例えば、優先的に配線すべきセルやネットのリスト
を通過回数（つまり配線優先順位）に従ってソートして
表示したり、優先的に配線すべきセルやネットを、その
表示色を変えるなどして強調的に表示したりする。

【００３６】タイミングチェック部３７によりエラー
パスの発生を検出し、配置部３２による配置改善もしく
は配線部３３による配線改善を行なう際に、エラー寄与
度算出部４０により算出された各ピンについてのエラー
寄与度に応じてディスプレイ２１の表示状態を制御す
る。例えば、エラー寄与度の高いピンのリストを、その
エラー寄与度の高い順にソートして表示したり、エラー
寄与度の高いつまり改善優先順位の高いピンやそれに付
随するネットを、その表示色を変えるなどして強調的に
表示したりする。

【００３７】ゲート段数算出部４１により算出された
ゲート段数に応じてディスプレイ２１の表示状態を制御
する。例えば、算出されたゲート段数をソートしリスト
表示やグラフ表示する。ゲート段数チェック部４２によるチェック結果をディ
スプレイ２１に表示するようにこのディスプレイ２１の
表示状態を制御する。例えば、違反パスのリスト、つま
り、規定ゲート段数に満たないパスや規定ゲート段数を
超えた多段パスのリストを、そのゲート段数順にソート
して表示する。

【００３８】ディレイ値算出部３６により算出された
各ピンにおける積算ディレイ値の最大値または最小値
と、１以上のトレース開始ピンから目標ピンに到達する
までに配置され且つ多入力ゲートにおける各入力ピンと
出力ピンとの間のパスディレイ値と、セル相互間のネッ
トディレイ値とを、目標ピンまでの積算ディレイ値が最
大または最小のワーストパスとともにディスプレイ２１
に表示するように、このディスプレイ２１の表示状態を
制御する。なお、パスディレイ値やネットディレイ値に
関する情報は、データベース２３から読み出される。ま
た、その表示例を図１２（後述）に示す。

【００３９】次に、上述のごとく構成された本実施形態
の回路設計装置の基本的な動作について、図７に示すフ
ローチャート（ステップＳ１１〜Ｓ２４）に従って簡単
に説明する。まず、論理設計部３１により、設計対象回
路（例えばＬＳＩ）についての論理設計を例えば論理合
成により行なった後（ステップＳ１１）、ゲート段数算
出部４１により、ＦＦ間もしくは入出力ピンとＦＦとの
間のゲート段数を求め（ステップＳ１２）、ゲート段数
チェック部４２により、そのゲート段数のチェックを行
なう（ステップＳ１３）。

【００４０】このとき、設計対象の全てのセルに単位デ
ィレイ値を割り付けるとともに該セルの相互間の全ての
ネットにディレイ値として０を割り付けた状態で、図１
０に示すフローチャート（後述）に従って、論理設計部
３１による論理設計結果に対してパストレース部３５に
よるパストレースを行ないながらディレイ値算出部３６
により積算ディレイ値の最大値または最小値を算出す
る。そして、ゲート段数算出部４１により、その積算デ
ィレイ値の最大値または最小値に基づいて、設計対象回
路におけるＦＦ間もしくは入出力ピンとＦＦとの間のゲ
ート段数が算出される。

【００４１】この後、ゲート段数チェック部４２によ
り、違反パス（規定ゲート段数に満たないパスや規定ゲ
ート段数を超えた多段パス）が存在すると判定された場
合（ステップＳ１３でＮＯ判定の場合）には、ステップ
Ｓ１１に戻り、再度、論理設計を行なう。違反パスが存
在しなかった場合（ステップＳ１３でＹＥＳ判定の場
合）には、通過回数計数部３８により、パス通過回数
（信号通過回数）の計数を行なう（ステップＳ１４）。
つまり、図１１に示すフローチャート（後述）に従っ
て、論理設計後にパストレース部３５によりパストレー
スを行ない、配置対象セルの各ピンをパスが通過した回
数（信号の通過回数）がピン毎に計数され各ピンについ
てのテーブル（図９参照）の信号通過カウンタに保持さ
れる。

【００４２】ついで、配置部３２により、論理設計結果
に基づいてセル（ＦＦや各種ゲート）の配置を行なう
（ステップＳ１５）。このとき、ステップＳ１４で計数
された信号通過回数に基づく優先順位に従ってセルの配
置が行なわれる。配置終了後、図１０に示すフローチャ
ート（後述）に従って、配置結果に対してパストレース
部３５によりパストレースを行ないながら、ディレイ値
算出部３６により配置結果における各パスのディレイ値
を算出する。この時点では、セル相互間の配線は未だ決
まっていないので、マンハッタン長などにより、セル相
互間の配線（ネット）によるディレイ値を見積もって各
パスのディレイ値を算出する。そして、そのディレイ値
に基づいて、配置部３２による配置結果のタイミングチ
ェックを行ない（ステップＳ１６）、タイミング制約を
満たさないエラーパスが存在するか否かを判定する（ス
テップＳ１７）。

【００４３】エラーパスが存在する場合（ステップＳ１
７でＮＯ判定の場合）、入力ピン交換（ステップＳ１
８）もしくはエラー寄与度の算出および表示（ステップ
Ｓ２３）を行なう。ここで、これらのステップＳ１８，
Ｓ２３の処理のいずれか一方のみが実行されてもよい
し、初めはステップＳ２３によるエラー寄与度の算出お
よび表示の処理を行ない、ステップＳ１５による配置改
善を所定回数行なっても、ステップＳ１６でのタイミン
グチェックの結果がＯＫにならない場合に、ステップＳ
１８による入力ピン交換を行なうようにしてもよい。

【００４４】ステップＳ１８による入力ピン交換は、設
計者により、ディスプレイ２１に表示された、各ピンに
おける積算ディレイ値の最大値または最小値（ステップ
Ｓ１６でのタイミングチェック時に算出された値）と、
多入力ゲートにおける各入力ピンと出力ピンとの間のパ
スディレイ値と、セル相互間のネットディレイ値とを参
照ながら、図１２にて後述するごとく手動で行なっても
よいし、図１３にて後述するごとく入力ピン交換部４３
の機能により自動で行なってもよい。いずれにしても、
入力ピンの交換を行なうことにより、他のパスへの影響
を最小限に抑えながら、タイミング制約を満たすように
ディレイ改善を行なう。入力ピンの交換後には、ステッ
プＳ１６で再度タイミングチェックを行なう。

【００４５】ステップＳ２３では、配置部３２による配
置結果に対してパストレース部３５によるパストレース
を行ないながらディレイ値算出部３６により各ピンまで
の積算ディレイ値の最大値または最小値を算出し、その
際に、エラー重要度算出部３９により、積算ディレイ値
の最大値または最小値に基づいて各ピンまでの到達時間
ｔとそのピンまでの基準到達時間Ｔとの差に応じたエラ
ー重要度Ｙが後述の式により算出される。

【００４６】そして、エラー寄与度算出部４０により、
エラー重要度Ｙがピン毎に積算され各ピンについてのテ
ーブル（図９参照）のエラー寄与度カウンタに保持され
る。そのエラー寄与度は、表示制御部３４の機能（前述
の項目の機能）によりディスプレイ３４に表示され、
設計者は、そのエラー寄与度を参考にしながら、ステッ
プＳ１５での配置改善を行なう。

【００４７】一方、ステップＳ１７でエラーパスが存在
しないと判定された場合（ＹＥＳ判定の場合）、配線部
３３により、ステップＳ１５で配置されたセルの相互間
の配線を行なう（ステップＳ１９）。このとき、ステッ
プＳ１４で計数された信号通過回数に基づく優先順位に
従ってセル相互間の配線が行なわれる。配線終了後に
は、前述したステップＳ１６〜Ｓ１８，Ｓ２３と同様の
処理が行なわれる。

【００４８】即ち、図１０に示すフローチャート（後
述）に従って、配線結果に対してパストレース部３５に
よりパストレースを行ないながら、ディレイ値算出部３
６により、実際の配線長に基づいて配線結果における各
パスのディレイ値を算出する。そして、そのディレイ値
に基づいて、配線部３３による配線結果のタイミングチ
ェックを行ない（ステップＳ２０）、タイミング制約を
満たさないエラーパスが存在するか否かを判定する（ス
テップＳ２１）。

【００４９】エラーパスが存在する場合（ステップＳ２
１でＮＯ判定の場合）、前述と同様の入力ピン交換（ス
テップＳ２２）もしくはエラー寄与度の算出および表示
（ステップＳ２４）を行なう。ここでも、これらのステ
ップＳ２２，Ｓ２４の処理のいずれか一方のみが実行さ
れてもよいし、初めはステップＳ２４によるエラー寄与
度の算出および表示の処理を行ない、ステップＳ１９に
よる配線改善を所定回数行なっても、ステップＳ２０で
のタイミングチェックの結果がＯＫにならない場合に、
ステップＳ２２による入力ピン交換を行なうようにして
もよい。

【００５０】ステップＳ２２による入力ピン交換は、前
述したステップＳ１８と全く同様であるので、その説明
は省略する。入力ピンの交換後には、ステップＳ１６で
再度タイミングチェックを行なう。また、ステップＳ２
３とほぼ同様に、ステップＳ２４では、配線部３３によ
る配線結果に対してパストレース部３５によるパストレ
ースを行ないながらディレイ値算出部３６により各ピン
までの積算ディレイ値の最大値または最小値を算出し、
その際に、エラー重要度算出部３９により、積算ディレ
イ値の最大値または最小値に基づいて各ピンまでの到達
時間ｔとそのピンまでの基準到達時間Ｔとの差に応じた
エラー重要度Ｙが後述の式により算出される。

【００５１】そして、エラー寄与度算出部４０により、
エラー重要度Ｙがピン毎に積算され各ピンについてのテ
ーブル（図９参照）のエラー寄与度カウンタに保持され
る。そのエラー寄与度は、表示制御部３４の機能（前述
の項目の機能）によりディスプレイ３４に表示され、
設計者は、そのエラー寄与度を参考にしながら、ステッ
プＳ１９での配線改善を行なう。

【００５２】最終的に、ステップＳ２１でエラーパスが
存在しないと判定されると、回路設計を終了する。ただ
し、配置改善／配線改善や入力ピン交換を何度行なって
も、ステップＳ１７もしくはＳ２１でＹＥＳ判定となら
ない場合（エラーパスが解消されない場合）には、従来
と同様、ステップＳ１１に戻って論理設計からやり直す
ことになる。

【００５３】次に、図８〜図１３を参照しながら、本実
施形態の回路設計装置の詳細な機能や動作について説明
する。（１）パストレース手法およびディレイ値算出手法につ
いてまず、図８〜図１０により、本実施形態でのパストレー
ス手法およびディレイ値算出手法について説明する。

【００５４】本実施形態におけるパストレース部３５で
は、設計対象回路であるＬＳＩ内の任意のピンからパス
トレースを行なうことが可能で、さらにパストレースの
スタートポイントが任意の箇所から同時に行なうことが
可能である。例えば、１つのピンからトレースを開始す
る場合は、図８（ａ）に示すように、１つのピンについ
て複数のパスを見つけることができる。また、ｎ個のピ
ンから同時にトレースを開始し図８（ｂ）に示すように
ｍ個のエンドピンが見つかった場合は、ｍ本のパスが見
つけられ、各エンドピンに対するワースト値（後述する
ディレイ値の最大値もしくは最小値）を得ることができ
る。

【００５５】また、設計対象回路に配置されるセル（Ｆ
Ｆ，ＲＡＭ，各種ゲート）のピン毎に、図９に示すよう
なテーブルがそなえられている。このテーブルは、パス
トレース部３５によるパストレースを行ないながら得ら
れた各種パストレースデータを保持するものである。そ
のテーブルの内容は、例えば下記〜の７種類のデー
タである。

【００５６】データベースのピンへのポインタ：この
テーブルが、設計対象回路におけるどのピンのためのも
のであるかを示す情報である。前段ピンへのバックワードリンク：このピンに至る前
段のピンがどのピンであるかを示す情報、つまり、パス
がどのピンからこのピン至ったから示す情報である。

【００５７】イベントフラグ：テーブルに、このピン
までの積算ディレイ値（後述するディレイ up およびデ
ィレイ down)が書き込まれている場合に設定されるフラ
グである。ディレイ up ：トレース開始ピンからこのピンまでの
積算ディレイ値の最大値または最小値で、特に、立ち上
がり信号のディレイ値である。

【００５８】ディレイ down ：トレース開始ピンから
このピンまでの積算ディレイ値の最大値または最小値
で、特に、立ち下がり信号のディレイ値である。信号通過カウンタ：このピンをパストレースによって
パス（信号）が通過した回数を保持する領域で、図１１
にて後述するごとく、パストレース部３５によるパスト
レースを行なう際に、このピンをパスが通過する度に、
この領域における値が、通過回数計数部３８により１ず
つカウントアップされるようになっている（図７のステ
ップＳ１４参照）。

【００５９】エラー寄与度カウンタ：このピンをエラ
ーパスが通過している場合に、パストレースしながらエ
ラー重要度算出部３９およびエラー寄与度算出部４０に
より得られた、このピンのエラー寄与度を保持する領域
である（図７のステップＳ２３およびＳ２４参照）。こ
のエラー寄与度については、下記項目（３）において後
述する。

【００６０】なお、以下では、説明を簡単にするため
に、２種類のディレイ値（ディレイ up およびディレイ
down ）のうちの一方（例えばディレイ up ）のみを取
り扱っているものとする。

【００６１】次に、図１０に示すフローチャート（ステ
ップＳ３１〜Ｓ４６）を参照しながら、本実施形態にお
けるパストレース手法およびディレイ値算出手法につい
て説明する。この図１０に示す手法は、ゲート段数算出
（図７のステップＳ１２参照），タイミングチェック
（図７のステップＳ１６，Ｓ２０参照），エラー寄与度
算出（図７のステップＳ２３，Ｓ２４）を行なう際に用
いられるもので、この手法に従って、パストレース部３
５が、論理設計結果，配置結果もしくは配線結果に対し
て１以上のトレース開始ピンからパストレースを行ない
ながら、ディレイ値算出部３６が、その１以上のトレー
ス開始ピンから、パスが通過した配置対象セルの各ピン
までの積算ディレイ値の最大値または最小値を算出し
て、その積算ディレイ値を各ピンのテーブル（図９の
または参照）に登録する。

【００６２】つまり、図１０に示すように、まず、パス
トレース部３５は、トレースを開始すべきトレーススタ
ートピンのデータを得ると（ステップＳ３１）、そのス
タートピンのアドレスを全てイベントテーブル"EVTB1"
にセットする（ステップＳ３２）。

【００６３】そして、パストレース部３５は、イベント
テーブル"EVTB1" にセットされたアドレスデータ（ピ
ン）を指定する変数"EX"を設定する（ステップＳ３
３）。イベントテーブル"EVTB1" にセットされた全ての
アドレスデータ（ピン）に対して後述するステップＳ３
４〜Ｓ４４の処理を行なうべく、この変数"EX"は、１つ
のピンに対してステップＳ３４〜Ｓ４４を行なう度に１
ずつインクリメントされ、１から、イベントテーブル"E
VTB1" にセットされたアドレスデータの数ｎまでインク
リメントされる。

【００６４】ディレイ値算出部３６は、この変数"EX"に
より指定されるアドレスデータ"EVTB1[EX]" をピンアド
レス"PINAD" として読み出し（ステップＳ３４）、この
ピンアドレス"PINAD" に関する次段のピンまでのディレ
イ値をその次段のピンのアドレスとともにデータベース
２３から取り出し（ステップＳ３５）、積算ディレイ値
を計算するとともに（ステップＳ３６）、パストレース
部３５は、次段のピンのアドレスを、ピンアドレス"PIN
X"として登録する（ステップＳ３７）。

【００６５】また、ディレイ値算出部３６は、次段のピ
ンアドレス"PINX"の指すピンのテーブルにおけるイベン
トフラグ（図９の参照）を参照して、このイベントフ
ラグがＯＮかＯＦＦかを認識する（ステップＳ３８）。
イベントフラグがＯＦＦである場合には、そのテーブル
には未だディレイ値がセットされていないので、ステッ
プＳ３６で新たに計算されたディレイ値をそのテーブル
にセットする（ステップＳ３９）。

【００６６】一方、イベントフラグがＯＮである場合に
は、ディレイ値算出部３６は、ステップＳ３６で新たに
計算された積算ディレイ値とピンアドレス"PINX"の指す
ピンのテーブルに既にセットされている積算ディレイ値
とを比較し（ステップＳ４０）、新規計算ディレイ値の
方が悪い値である場合に、その値を、テーブルにセット
されている積算ディレイ値と置き換える（ステップＳ４
１）。既にテーブルにセットされている値の方が悪い値
である場合には、ステップＳ４４へ移行する。

【００６７】このとき、本実施形態のパストレースで
は、ＭＡＸモードとＭＩＮモードとの２つのトレースモ
ードがある。ＭＡＸ（maximum)モードでは、後述する図
１０のステップＳ４０において新規計算ディレイ値（積
算ディレイ値）が既にテーブルにセットされているディ
レイ値よりも大きいと判断された場合、その新規計算デ
ィレイ値がワースト値としてテーブルに書き込まれる
（ステップＳ４１）。この場合、積算ディレイ値の最大
値が算出されることになる。逆に、ＭＩＮ（minimum)モ
ードでは、新規計算ディレイ値が既にテーブルにセット
されているディレイよりも小さいと判断された場合、そ
の新規計算ディレイ値がワーストとしてテーブルに書き
込まれる（ステップＳ４１）。この場合、積算ディレイ
値の最小値が算出されることになる。

【００６８】ステップＳ３９で積算ディレイ値を新たに
テーブルにセットした後、もしくは、ステップＳ４１で
テーブルの積算ディレイ値を書き換えた後、パストレー
ス部３５は、そのピンアドレス"PINX"の指すピンのテー
ブルにおけるバックワードリンク（図９の参照）とし
て、ピンアドレス"PINAD" をセットする（ステップＳ４
２）。

【００６９】そして、パストレース部３５は、次段のピ
ンのアドレス"PINX"をイベントテーブル"EVTB2" に登録
してから（ステップＳ４３）、ループエンドになったか
否か、つまり、変数"EX"がイベントテーブル"EVTB1" に
セットされたアドレスデータの数ｎであるか否か(LOOP
END)を判断し（ステップＳ４４）、未だｎに達していな
い場合には、ステップＳ３３に戻り、変数"EX"がｎであ
る場合には、イベントテーブル"EVTB2" に登録されたア
ドレスデータの数が０か否かを判定する（ステップＳ４
５）。そのデータ数が０であればパストレースを終了す
る一方、０でなければ、イベントテーブル"EVTB2" をイ
ベントテーブル"EVTB1" に置き換えてから（ステップＳ
４６）、再び、ステップＳ３３に戻り、新たなイベント
テーブル"EVTB1" に対して、前述と同様のステップＳ３
３〜Ｓ４４の処理を行なう。

【００７０】このようにして、１以上のトレース開始ピ
ンから同時にパストレースを行ないながら、その１以上
のトレース開始ピンから、パスが通過した各ピンまでの
積算ディレイ値の最大値または最小値が算出され、その
積算ディレイ値が各ピンのテーブルに登録される。

【００７１】（２）信号通過回数計数手法について次に、図１１に示すフローチャート（ステップＳ３１〜
Ｓ３５，Ｓ３７，Ｓ５０，Ｓ４３〜Ｓ４６）を参照しな
がら、本実施形態における信号通過回数（パス通過回
数）の計数手法について説明する。この図１１に示す手
法は、図７のステップＳ１４で用いられるもので、図１
０により前述したパストレース手法を利用している。即
ち、本実施形態において、図１１に示す手法は、図１０
におけるステップＳ３６，Ｓ３８〜Ｓ４２をパスすると
ともにステップＳ３７とＳ４３との間で新たなステップ
Ｓ５０を実行するように外部パラメータにより設定する
ことで実現されている。

【００７２】この図１１に示す手法に従って、通過回数
計数部３８が、パストレース部３５と協働し、論理設計
後にパストレースを行ないながら各ピンをパスが通過し
た回数をピン毎に計数して、その計数結果を各ピンのテ
ーブルの信号通過カウンタ（図９の参照）に登録す
る。

【００７３】信号通過回数を計数する際には、まず、Ｌ
ＳＩ内の全てのピンに対応するテーブル内の信号通過カ
ウンタを０クリアしてから、ＬＳＩの入力ピン，ＦＦや
ＲＡＭのクロック入力ピンの全てに対し、図１０でも説
明したパストレース手法と同様にして各々のピンからパ
ストレースを行なう（図１１のステップＳ３１〜Ｓ３
５，Ｓ３７）。

【００７４】パストレース部３５が、ステップＳ３５
で、データベース２３から読み出された次段のピンのア
ドレスをピンアドレス"PINX"として登録すると、通過回
数計数部３８は、ピンアドレス"PINAD" の指すピンのテ
ーブルにおける信号通過カウンタの値を１だけカウント
アップする（ステップＳ５０）。この後、図１０と全く
同様のステップＳ４３〜Ｓ４６の処理が行なわれる。な
お、ステップＳ３５でデータベース２３から読み出され
た、ピンアドレス"PINAD" に関する次段のピンまでのデ
ィレイ値は、信号通過回数の計数時には利用されること
はない。

【００７５】このようにしてＬＳＩの入力ピンやＦＦ，
ＲＡＭ等のクロックピンから、各々のピンへのパストレ
ースを行なうことにより、ＬＳＩ内部のゲートの各ピン
のテーブルにおける信号通過カウンタでパス（信号）の
通過回数が計数され、各々のピンにおける信号伝播密
度、即ちＬＳＩ内の信号通過頻度を知ることが可能にな
る。

【００７６】この計数データは、信号の通過回数につい
てソートされ、ＬＳＩの配置／配線フェイズ（図７のス
テップＳ１５，Ｓ１９）に渡され、自動配置や自動配線
の優先順位決定の目安として使用される。また、計数デ
ータは、前述した表示制御部３４の機能により、配置／
配線フェイズでネットやゲートを表示するディスプレイ
２１のウィンドウ上で、リスト表示される。リスト表示
以外に、計数データ（つまり配置優先順位）に従って優
先的に配置／配線処理すべきセルがその表示色を変える
などして強調的に表示することもできる。いずれにして
も、設計者に対して配置／配線処理の優先順位情報が提
供される。

【００７７】上述のように論理設計後にパストレースを
行なって各ピンをパスが通過する回数（静的な信号伝播
密度）を求め、これを配置や配線の指標とすることによ
り、エラーパスをできるだけ発生させることなく、極め
て効率よく配置や配線を行なうことができる。また、配
置部３２による配置処理や配線部３３による配線処理に
際して、パス通過回数の多いセルの処理優先順位を高く
することにより、クリティカルパスの削減や設計後期に
おける配置／配線によるタイミング改善が難しい場合で
も、極めて容易にタイミング改善を行なうことが可能に
なり、設計品質の向上に大いに寄与する。

【００７８】（３）エラー寄与度の算出手法（計数手
法）について次に、本実施形態におけるエラー寄与度の算出手法につ
いて説明する。この手法は図７のステップＳ２３および
Ｓ２４で用いられるもので、配置部３２による配置結果
や配線部３３による配線結果に対してタイミングチェッ
ク（図７のステップＳ１６，Ｓ２０参照）を行なった結
果、パス上の信号が規定時間内に到達しない場合あるい
は到達時間が早すぎる場合（エラーパスが存在する場
合）、このエラー寄与度算出手法に従って、エラー重要
度算出部３９およびエラー寄与度算出部４０が、パスト
レース部３５と協働し、パストレースを行ないながら、
各ピンのエラー重要度を算出して、その算出結果を各ピ
ンのテーブルのエラー寄与度カウンタ（図９の参照）
に積算して登録する。

【００７９】エラー寄与度を算出する際には、まず、Ｌ
ＳＩ内の全てのピンに対応するテーブル内のエラー寄与
度カウンタを０クリアしてから、ＬＳＩの入力ピン，Ｆ
ＦやＲＡＭのクロック入力ピンの全てに対し、図１０で
も説明したパストレース手法と同様にして各々のピンか
らパストレースを行なう。

【００８０】このとき、ディレイ値算出部３６により算
出された積算ディレイ値の最大値または最小値に基づい
て、エラー重要度算出部３９により、各ピンまでの到達
時間ｔとそのピンまでの基準到達時間Ｔとの差分（ｔ−
Ｔ）に応じたエラー重要度Ｙが算出される。この差分
（ｔ−Ｔ）をＸとすると、エラー重要度Ｙは、下式によ
り定義される。

【００８１】Ｙ＝（Ｘ・α）＋β ただし、α，βは設計者によって与えられる定数であ
る。エラー重要度算出部３９により算出された各ピンに
ついてのエラー重要度Ｙは、エラー寄与度算出部４０に
より、そのパス上の各ピンのテーブルにおけるエラー寄
与度カウンタの値に一律に積算される。

【００８２】このような処理を全パスに対して行なうこ
とにより、各ピンのエラー寄与度が計算される。このエ
ラー寄与度が大きいピンは、その配置位置等に問題があ
り、エラーパスの発生に大きく寄与していることにな
る。このようにして算出されたエラー寄与度は、配置部
３２による配置改善もしくは配線部３３による配線改善
を行なう際に、前述した表示制御部３４の表示機能によ
り、ディスプレイ２１上で、エラー寄与度の高い順にソ
ートされたリストとして表示される。リスト表示以外
に、エラー寄与度の高いつまり改善優先順位の高いピン
やそれに付随するネットを、その表示色を変えるなどし
て強調的に表示することもできる。

【００８３】いずれにしても、設計者に対して配置／配
線改善処理の優先順位情報が提供され、設計者にピン
（またはそれに付随するネット）の修正の重要度を知ら
せることができ、設計者は、このエラー寄与度順に修正
を行なうことにより、効率よく修正作業を進めることが
可能になる。なお、上述したエラー重要度Ｙの定義式に
おいて、例えば、αを０、βを１とすれば、カウンタで
積算されるエラー寄与度は単純にエラーパス通過回数に
なる。従って、信号通過カウンタとエラー寄与度カウン
タとを兼用することも可能である。

【００８４】（４）ゲート段数の算出手法について次に、本実施形態におけるゲート段数の算出手法につい
て説明する。この手法は図７のステップＳ１２で用いら
れるもので、そのゲート段数算出手法に従って、ゲート
段数算出部４１が、パストレース部３５およびディレイ
値算出部３６と協働して、論理設計部３１による論理設
計結果におけるＦＦ間もしくは入出力ピンとＦＦとの間
のゲート段数を算出する。

【００８５】本来、予め計算された各ゲートや各ネット
のディレイ値は実数値としてデータベース２３に保存さ
れており、前述した通り、ディレイ値算出部３６は、デ
ータベース２３に保存されたディレイ値を読み出しなが
ら、各ピンまでの積算ディレイ値を算出している。本実
施形態では、ゲート段数算出部４１によりＦＦ間もしく
は入出力ピンとＦＦとの間のゲート段数を求める際に
も、パストレース部３５およびディレイ値算出部３６の
機能を用いている。

【００８６】つまり、論理設計部３１による論理設計後
に、通常のディレイ値の割り付けに代えて、設計対象の
全てのゲート（セル）に単位ディレイ値１を割り付ける
とともに該セルの相互間の全てのネットにディレイ値と
して０を割り付ける。このような割り付けを行なった状
態で、パストレース部３５およびディレイ値算出部３６
により、図１０に示したパストレース手法と全く同様に
して、全てのＦＦのクロックピンから同時にパストレー
スを行ないながら、各ピンにおける積算ディレイ値を算
出する。

【００８７】この結果として得られる積算ディレイ値
は、ＦＦからのゲートの通過段数となり、その通過段数
は、ゲート段数算出部４１によりソートされる。そし
て、そのソート結果は、前述した表示制御部３４の機能
により、ディスプレイ２１上でリスト表示もしくはグラ
フ表示される。また、ゲート段数チェック部４２におい
て、ゲート段数算出部４１により算出されたゲート段数
と予め設定されたゲート段数とを比較し、違反パス（規
定ゲート段数に満たないパスや規定ゲート段数を超えた
多段パス）を見つけ出し、前述した表示制御部３４の機
能により、その違反パスを、ディスプレイ２１上で、ゲ
ート段数順にソートしてリスト表示する。

【００８８】このようにして、論理設計段階で、最小ゲ
ート段数と最大ゲート段数のチェックが可能になり、早
い時点で論理設計の不具合をチェックできるので、大規
模化したＬＳＩの設計初期段階で設計回路におけるタイ
ミング的に問題のあるパスを早期に発見することができ
る。従って、配置後や配線後に再論理設計を行なう必要
がなくなり、設計工数を大幅に削減して回路設計に要す
る時間を大幅に短縮することができる。

【００８９】なお、本実施形態では、図１０に従ってパ
ストレースを行ないながらディレイ値を算出する際に、
ＭＩＮモードを選択することにより、ＦＦ間もしくは入
出力ピンとＦＦとの間の最小段数を算出してチェックす
ることが可能である。つまり、ゲート段数が指定の範囲
内であるかどうかをチェックすることができる。また、
上述した例では、全てのゲートに一律に単位ディレイ値
１を割り付けているが、複合ゲートなどに対しては、そ
の複合ゲート内の段数分の重みを付けたディレイ値を単
位ディレイ値として割り付けることにより、より適切な
ゲート段数を算出することもできる。

【００９０】（５）入力ピンを交換するための情報の表
示についてところで、前述したように、ＬＳＩの設計においては、
実装設計とタイミングチェックとを繰り返し行ないなが
ら、タイミングの不具合を修正し配置／配線を決定して
いく。しかし、前述した通り、実装変更が、ある程度進
むと、配置／配線の変更の自由度が小さくなり、それ以
上の変更が困難になる。最悪の場合には論理の変更を余
儀なくされる場合もある。

【００９１】本実施形態では、このような場合にも論理
設計の変更を行なうことなく、表示制御部３４の機能
や、次の項目（６）で説明する入力ピン交換部４３の機
能により、多入力ゲートにおいて同一論理の入力ピンを
繋ぎ換え（入力ピンスワッピング）るだけでタイミング
の改善を行なえるようにしている。この処理は、図７の
ステップＳ１８やＳ２２で行なわれる。

【００９２】一般に、多入力ゲートでは、その内部の構
造等により、各入力ピンから出力ピンまでに至るパス
に、５０〜１００ps（ピコ秒）程度のディレイ差が存在
している。この各入力ピンから出力ピンまでに至るパス
のディレイ値は、既知のもので、従来よりデータベース
２３には予め登録されている。そこで、本発明では、こ
のディレイ差を利用し、入力ピンの交換を行なっても論
理が変わらない場合、入力ピンの交換によってタイミン
グの改善を行なう。

【００９３】まず、図１０にて前述した手法に従って、
全てのＬＳＩの入力ピンおよびＦＦ，ＲＡＭ等のクロッ
ク入力ピンから同時にパストレースを開始し、各ピンで
の積算ディレイ値の最大値もしくは最小値を算出し、各
ピンに対応するテーブル内のディレイ up とディレイ d
own との領域にその積算ディレイ値をセットする。そし
て、この積算ディレイ値を、表示制御部３４の機能によ
り、多入力ゲートにおける各入力ピンと出力ピンとの間
のパスディレイ値と、ゲート間のネットディレイ値とと
もにディスプレイ２１に表示する。このとき、その積算
ディレイ値は、ピンまでの積算ディレイ値が最大または
最小のワーストパスを示す回路図上で、対応するピンの
近傍、もしくは、指定されたデータ受け側ＦＦに対する
ワーストケース経路のリスト上に表示され、これによ
り、設計者は、どのピンを繋ぎ換えればよいかを知るこ
とが可能になる。

【００９４】なお、多入力ゲート内のパスディレイ値
は、例えば、そのゲートを示すブロック内に表示され、
ゲート間のネットディレイ値は、例えば、そのネットの
近傍に表示される。次に、入力ピン交換を可能にする表
示例を、より具体的に図１２に示す。この図１２では、
データ送り側のＦＦ−Ａ，ＦＦ−Ｂ，ＦＦ−Ｃ，ＦＦ−
Ｄからパストレースを開始し、データ受け側のＦＦ−Ｋ
の入力ピンｘまでのパスが示されている。ここでは、デ
ータ送り側のＦＦ−Ａ，ＦＦ−Ｂ，ＦＦ−Ｃ，ＦＦ−Ｄ
とデータ受け側のＦＦ−Ｋとの間に、ゲートＥ〜Ｊが存
在し、Ａ−Ｅ−Ｈ−Ｊ−Ｋがワーストパスになってい
る。

【００９５】そして、前述したように、各ピンの近傍に
は積算ディレイ値が表示され、ゲートＥ〜Ｊの表示ブロ
ック内には、各入力ピンから出力ピンまでのパスディレ
イ値が表示され、ＦＦ−Ａ〜Ｄ，ＫやゲートＥ〜Ｊ間の
ネットディレイ値が、対応するネットの近傍に表示され
る。この設計対象回路では全てのＦＦ間のパスのディレ
イが例えば３０以下で動作しなければならないとする
と、図１２に示すような表示を参照することにより、Ｆ
Ｆ−Ｋの入力ピンｘにおいて積算ディレイ値が３１であ
り、１だけオーバしていることが分かる。

【００９６】そこで、ゲートＪに着目すると、パスｂ→
ｚとｃ→ｚとがあり、パスｃ→ｚのディレイの方が、パ
スｂ→ｚのディレイよりも２だけ小さいので、ピンｂと
ピンｃとの入力ネットを入れ換えると、Ａ−Ｅ−Ｈ−Ｊ
（ｃ→ｚ）−Ｋのパスのディレイは２９で、Ｄ−Ｇ−Ｉ
−Ｊ（ｂ→ｚ）−Ｋのパスのディレイは２６となり、両
方ともタイミング制約（３０以下であること）を満足す
ることになる。

【００９７】従って、配置や配線の変更の自由度が極め
て小さくなった場合でも、タイミングエラーの解消が可
能な、入力ピンの繋ぎ換えに関する情報が、ディスプレ
イ２１上で設計者等に対して表示され、設計者は、ディ
スプレイ２１上における表示を参照しながら、どのピン
を繋ぎ換えればタイミングの改善を行なうことができる
かを判断することができる。

【００９８】これにより、入力ピンの繋ぎ換えという最
小限の実装データの変更により、再論理設計を行なうこ
となくタイミングエラーを極めて簡易に解消できるの
で、設計工数が大幅に削減され回路設計時間を大幅に短
縮することができる。（６）入力ピンの自動交換手法について次に、図１３を参照しながら、入力ピン交換部４３によ
る入力ピンの自動交換手法について説明する。この入力
ピン交換部４３では、図１２にて前述したように表示さ
れる各種データに基づき、与えられたタイミング制約に
応じたネットの繋ぎ換えを多入力ゲートで自動的に行な
い、タイミングを改善している。

【００９９】最初に、図１０にて前述した手法により、
全てのＬＳＩの入力ピンおよびＦＦ，ＲＡＭ等のクロッ
ク入力ピンから同時にパストレースを行ない、各ピンで
の積算ディレイ値の計算を行なう。次に、タイミング制
約に応じてＦＦ間等のディレイのチェックを行なう。そ
のチェックの結果エラーになったワーストパスについ
て、入力ピン交換４３により以下の処理〜を行な
う。

【０１００】各ピン毎に設けられたテーブルにおける
前段ピンへのバックワードリンク（図９の参照）を参
照して、パスの受け側のピンから逆上り（バックトレー
スし）、ワーストパスのルートを見つける。終点から一段毎に逆上り、以下の処理〜を繰り返
し行なう。前段ピンからの終点までの逆積算ディレイ値を計算す
る。

【０１０１】バックトレースにより多入力ゲートの出
力ピンから入力ピンへ逆上った場合、その多入力ゲート
のパスディレイ値の中でワーストパス以外で且つ小さい
パスディレイ値のものを探す。そのパスの入力ピンでの積算値に逆積算ディレイ値を
加えたものが、タイミング制約以下であればネットの繋
ぎ換えを行なう。

【０１０２】交換したパスの積算ディレイ値により、
変更後の逆積算値ディレイ値を計算する。タイミング制約に対する余裕値を計算する。余裕値が０以上であれば処理を終える。より具体的に、図１３に示す回路（ゲートＡ〜Ｄ）に対
し、入力ピン交換部４３により、自動的に入力ネットの
繋ぎ換えを行なう際の手順を以下に説明する。ただし、
ここではタイミング制約を２０以下とする。

【０１０３】ステップ１：タイミング制約が２０以下で
あるので、ゲートＤの入力ピンｄ１に対して、余裕値と
して−３をセット。ステップ２：ゲートＤからゲートＣまでのネットディレ
イ値が２であるので、ゲートＤ前段のゲートＣの出力ピ
ンｘに対して、逆積算ディレイ値として２をセットす
る。この出力ピンｘでの余裕値は−３と変わらない。

【０１０４】ステップ３：ゲートＣにおいて、入力ピン
ｃ３から出力ピンｘへのパスディレイ値は３であるの
で、入力ピンｃ１に接続されたワーストパスのネット
を、入力ピンｃ３に繋ぎ代えることは可能である。しか
し、入力ピンｃ３での積算ディレイ値が１７であるた
め、入力ピンｃ１とｃ３とのネットを交換すると、入力
ピンｃ３を経由して終点に至るパスのディレイ値は、１
７＋８＋２＝２７となり、タイミング制約２０をオーバ
してしまう。従って、この交換は行なえない。

【０１０５】同様に、今度は入力ピンｃ２を経由して終
点に至るパスのディレイ値を見ると、１０＋８＋２＝２
０となり、入力ピンの交換は可能である。そこで、入力
ピンｃ１とｃ２とのネットを入れ換える。そして、ゲー
トＣの入力ピンｃ２に対して、変更後の逆積算ディレイ
値値として６＋２＝８をセットするとともに、余裕値と
して−３＋２＝−１をセットする。

【０１０６】ステップ４：ゲートＣから前段のゲートＢ
までのネットディレイ値が２であるので、ゲートＢの出
力ピンｘに対して、逆積算ディレイ値として８＋２＝１
０をセットする。この出力ピンｘでの余裕値は−１と変
わらない。ステップ５：ゲートＢにおいて入力ピンｂ１とｂ２との
ネットの交換を考えると、入力ピンｂ２での積算ディレ
イ値は５、入力ピンｂ１から出力ピンｘへのパスディレ
イ値が４、出力ピンｘでの逆積算値が１０であるので、
入力ピンｂ２を経由していたパスが入力ピン交換により
入力ピンｂ１を経由してゲートＤに至った場合のディレ
イ値は、５＋４＋１０＝１９となり、交換可能である。

【０１０７】そこで、入力ピンｂ２とｂ１とのネットを
交換すると、入力ピンｂ１での積算ディレイ値が７、入
力ピンｂ２から出力ピンｘへのパスディレイ値が３、出
力ピンｘでの逆積算ディレイ値が１０であるので、ゲー
トＡの入力ピンａ１から入力ピンｂ２を経由してゲート
Ｄの入力ピンｄ１に至るパスのディレイ値は、７＋３＋
１０＝２０となり、タイミング制約を満たすことにな
る。入力ピン交換によるパスディレイの差分は４−３＝
１であるので、入力ピンｂ２での余裕値は−１＋１＝０
になる。

【０１０８】以上のようにして、ゲートＢとＣとにおい
て、入力ピンの交換を行なうことにより、他のパスへの
影響を最小限に抑えながら、タイミング制約を満たすよ
うにディレイ改善を行なうことができる。このように、
配置や配線の変更の自由度が極めて小さくなった場合で
も、入力ピン交換部４３により、入力ピンの繋ぎ換えと
いう最小限の実装データの変更が自動的に行なわれ、再
論理設計を行なうことなくタイミングエラーを極めて簡
易に解消（修正）できるので、設計工数が大幅に削減さ
れ回路設計時間が大幅に短縮されることになる。

【０１０９】なお、上述した実施形態では、論理設計部
３１，配置部３２，配線部３３等を１つのＣＰＵ２０ａ
で実現している場合について説明しているが、本発明は
これに限定されず、これらの論理設計部３１，配置部３
２，配線部３３の機能を別々の処理装置で実現し、符号
３５〜４３を付して示す各部の機能を有する処理装置を
用いて、各処理装置で得られた論理設計結果や配置結果
や配線結果に対し上述のような各種処理を施すように構
成してもよい。この場合も、上述した実施形態と同様の
作用効果が得られることはいうまでもない。

【０１１０】また、上述した実施形態では、ＬＳＩを設
計する場合について説明しているが、本発明は、これに
限定されるものではなく、プリント配線板等の電子回路
の設計にも適用され、上述と同様の作用効果を得ること
ができる。

【０１１１】

【発明の効果】以上詳述したように、本発明の回路設計
装置によれば、論理設計直後に最小ゲート段数と最大ゲ
ート段数のチェックが可能になり、早い時点で論理設計
の不具合をチェックできるので、大規模化したＬＳＩ等
の設計初期段階で設計回路におけるタイミング的に問題
のあるパスを早期に発見することができる。従って、配
置後や配線後に再論理設計を行なう必要がなくなり、設
計工数を大幅に削減して回路設計に要する時間を大幅に
短縮することができる。

【図面の簡単な説明】

【図１】本発明の関連技術の原理ブロック図である。

【図２】本発明の関連技術の原理ブロック図である。

【図３】本発明の原理ブロック図である。

【図４】本発明の関連技術の原理ブロック図である。

【図５】本発明の関連技術の原理ブロック図である。

【図６】本発明の一実施形態としての回路設計装置の機
能的な構成を示すブロック図である。

【図７】本実施形態の回路設計装置の基本的な動作を説
明するためのフローチャートである。

【図８】（ａ），（ｂ）はいずれも本実施形態における
パストレース手法を説明するための図である。

【図９】本実施形態においてピン毎にそなえられ各ピン
についてのパストレースデータを保持するテーブルの内
容を示す図である。

【図１０】本実施形態におけるパストレース手法および
ディレイ値算出手法を説明するためのフローチャートで
ある。

【図１１】本実施形態において各ピンでのパス通過回数
を計数する手法を説明するためのフローチャートであ
る。

【図１２】本実施形態において入力ピン交換を可能にす
る表示例を示す図である。

【図１３】本実施形態において入力ピン交換を自動的に
行なう際の手順を説明するための図である。

【図１４】一般的な回路設計手順を説明するためのフロ
ーチャートである。

【符号の説明】

１論理設計部２配置部３配線部４，４Ａパストレース部５通過回数計数部６ディレイ値算出部７エラー重要度算出部８エラー寄与度算出部９表示部１０表示制御部１１ゲート段数算出部１２タイミングチェック部１３入力ピン交換部２０処理装置２０ａＣＰＵ２０ｂメモリ２１ディスプレイ（表示部）２２入力部２２ａキーボード２２ｂマウス２３データベース（ＤＢ）３１論理設計部３２配置部３３配線部３４表示制御部３５パストレース部３６ディレイ値算出部３７タイミングチェック部３８通過回数計数部３９エラー重要度算出部４０エラー寄与度算出部４１ゲート段数算出部４２ゲート段数チェック部４３入力ピン交換部

───────────────────────────────────────────────────── フロントページの続き (72)発明者備前直美神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B046 AA08 BA03 CA04 GA01 JA05 KA05 5F064 BB19 HH06 HH10

Claims

【特許請求の範囲】

【請求項１】設計対象回路についての論理設計を行な
う論理設計部と、該論理設計部による論理設計結果に基づいてセルの配置
を行なう配置部と、該配置部により配置された該セルの相互間の配線を行な
う配線部と、該配置部による配置結果もしくは該配線部による配線結
果に対して１以上のトレース開始ピンからパストレース
を行なうパストレース部と、該パストレース部によるパストレース時に、該１以上の
トレース開始ピンから、パスが通過した配置対象セルの
各ピンまでの積算ディレイ値の最大値または最小値を算
出するディレイ値算出部と、該論理設計部による論理設計後に、設計対象の全てのセ
ルに単位ディレイ値を割り付けるとともに該セルの相互
間の全てのネットにディレイ値として０を割り付けた状
態で、該論理設計部による論理設計結果に対して該パス
トレース部によるパストレースを行ないながら該ディレ
イ値算出部により積算ディレイ値の最大値または最小値
を算出させ、その積算ディレイ値の最大値または最小値
に基づいて、該設計対象回路における順序回路セル間も
しくは入出力ピンと順序回路セルとの間のゲート段数を
算出するゲート段数算出部とをそなえたことを特徴とす
る、回路設計装置。
【請求項２】該ゲート段数算出部により算出された該
ゲート段数と規定ゲート段数とを比較して該ゲート段数
のチェックを行なうゲート段数チェック部をそなえたこ
とを特徴とする、請求項１記載の回路設計装置。
【請求項３】回路設計に必要な情報を表示する表示部
と、該ゲート段数算出部により算出された該ゲート段数に応
じて該表示部の表示状態を制御する表示制御部とをそな
えたことを特徴とする、請求項１記載の回路設計装置。
【請求項４】回路設計に必要な情報を表示する表示部
と、該ゲート段数チェック部によるチェック結果を該表示部
に表示するように該表示部の表示状態を制御する表示制
御部とをそなえたことを特徴とする、請求項２記載の回
路設計装置。