JP3410698B2 - 検査回路挿入方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
検査可能化（容易化）方法であって、それぞれ検査デー
タがあらかじめ用意されている複数の機能ブロックを半
導体集積回路に組み込む場合に、複数の機能ブロックご
とに検査回路を挿入することにより、半導体集積回路の
外部から該半導体集積回路を検査可能にする検査回路挿
入方法、及びあらかじめ用意された機能ブロック単体の
検査データを、検査回路が挿入された検査可能な集積回
路の検査を行なえる検査データに変換する検査データ変
換方法に関する。

【０００２】

【従来の技術】近年、それぞれが、あらかじめ設計さ
れ、所定の機能を有する複数の機能ブロックを用いて半
導体集積回路を構成することにより、半導体集積回路の
設計の効率化が図られようとしている。これらの機能ブ
ロックには、各機能ブロックごとの入力値と期待値（出
力値）とを示した故障検査用データ（検査データ) が添
付されている場合がある。ここで、機能ブロックとは、
論理回路ブロックやメモリ回路ブロック、さらには、Ｉ
Ｐ（インテレクチャアル・プロパティ）、ＶＣ（バーチ
ャル・コア）又はコア等と呼ばれる大規模機能ブロック
を指す。

【０００３】この検査データを用いて、複数の機能ブロ
ックからなる半導体集積回路の検査を行なうには、各機
能ブロックを半導体集積回路の外部から検査可能となる
ように検査回路を挿入する必要がある。従来、この検査
回路の挿入には、機能ブロックごとの接続関係の記述を
人手に頼って変更するという作業が必要である。

【０００４】また、挿入された検査回路を通して各機能
ブロックを外部から検査できるようにするには、機能ブ
ロック単体ごとの検査データを、検査が可能となった半
導体集積回路に用いることができる検査データに変換す
ることが必要である。同様に、この検査データの変換作
業も、従来は人手に頼っている。

【０００５】

【発明が解決しようとする課題】しかしながら、機能ブ
ロックの大規模化に伴い、各論理ブロックごとのピン数
が数百から千以上になることもあり、また、複数個の機
能ブロックを組み込んで半導体集積回路装置を実現する
こともある。このため、検査回路を挿入する作業には、
例えばゲートレベルであれば、検査対象となる複数の機
能ブロックごとに入出力ピンと該入出力ピンと接続され
る外部ピンとが記述されたネットリストを作成する作業
を伴う。また、各機能ブロックごとに検査データが添付
されていても、各機能ブロックの検査データを半導体集
積回路装置の検査データに変換するという作業をも伴
う。このように、手作業で行なう検査回路の挿入作業、
及び複数の機能ブロックごとの検査データの変換作業に
は、多大な工数が必要となると共に作業ミスも生じ易く
なるという問題を有している。

【０００６】本発明は、前記従来の問題に鑑み、複数の
機能ブロックからなる半導体集積回路を検査可能とする
検査回路の挿入作業を人手に頼ることなく行なえるよう
にすることを第１の目的とし、半導体集積回路に組み込
んだ機能ブロック単体の検査データを半導体集積回路の
外部から検査できる検査データに容易に変換できるよう
にすることを第２の目的とする。

【０００７】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明は、機能ブロックの入出力ピンと外部ピ
ンとの接続対応関係を表わすピン対応情報を作成し、既
存の回路情報に含まれる接続関係情報を更新する。ま
た、前記第２の目的を達成するため、本発明は、本発明
に係るピン対応情報に基づいて、機能ブロック単体の検
査データを、集積回路の外部から機能ブロック単体の検
査が可能となる検査データに変換する。

【０００８】具体的に、本発明に係る第１の検査回路挿
入方法は、前記第１の目的を達成するもので、複数の機
能ブロックを互いに接続して集積回路を形成し、集積回
路における各機能ブロックの検査を行なう際に、外部か
ら各機能ブロックごとに検査データを入力できるように
集積回路に検査回路を挿入する検査回路挿入方法を対象
とし、複数の機能ブロックのうち、検査対象となる機能
ブロックにおける、入力ピンと該入力ピンと接続される
テスト入力用外部ピンとの入力対応関係情報、及び出力
ピンと該出力ピンと接続されるテスト出力用外部ピンと
の出力対応関係情報を含むピン対応指定情報を作成する
ピン対応指定情報作成工程と、ピン対応指定情報を解析
して機械が読み取り可能なピン対応情報を生成するピン
対応指定情報解析工程と、ピン対応情報に基づいて、検
査入力回路を検査対象となる機能ブロックとテスト入力
用外部ピンとの間、又は検査出力回路を検査対象となる
機能ブロックとテスト出力用外部ピンとの間に挿入する
検査回路挿入工程とを備えている。

【０００９】第１の検査回路挿入方法によると、検査対
象となる機能ブロックにおける入力ピンと該入力ピンと
接続されるテスト入力用外部ピンとの入力対応関係情
報、及び出力ピンと該出力ピンと接続されるテスト出力
用外部ピンとの出力対応関係情報を含むピン対応指定情
報を人手又は機械により作成し、作成したピン対応指定
情報を解析して機械が読み取り可能なピン対応情報を生
成するため、検査対象の機能ブロックに用いる検査回路
（検査入力回路又は検査出力回路）の設計を行なうこと
なく、検査回路を含む検査可能集積回路情報を得ること
ができる。

【００１０】本発明に係る第２の検査回路挿入方法は、
前記第１の目的を達成するもので、複数の機能ブロック
を互いに接続して集積回路を形成し、集積回路における
各機能ブロックの検査を行なう際に、外部から各機能ブ
ロックごとに検査データを入力できるように集積回路に
検査回路を挿入する検査回路挿入方法を対象とし、複数
の機能ブロックのうち、検査対象となる機能ブロックに
おける、入力ピンと該入力ピンと接続されるテスト入力
用外部ピンとの入力対応関係情報、及び出力ピンと該出
力ピンと接続されるテスト出力用外部ピンとの出力対応
関係情報を含むピン対応指定情報をあらかじめ作成する
ピン対応指定情報準備工程と、集積回路の集積回路情報
から機能ブロックごとの接続関係を解析して接続関係情
報を生成する集積回路情報解析工程と、ピン対応指定情
報を解析して機械が読み取り可能なピン対応情報を生成
するピン対応指定情報解析工程と、ピン対応情報に基づ
いて、検査モード時にテスト入力用外部ピンから検査対
象となる機能ブロックの入力ピンに検査データを入力す
る検査入力回路と、テスト入力用外部ピンが通常動作モ
ード時の出力ピン又は双方向ピンである場合に、検査モ
ード時に検査データを入力する方向にピンを設定する入
力信号方向制御回路とをテスト入力用外部ピンと検査対
象となる機能ブロックとの間に挿入する検査入力回路挿
入工程と、ピン対応情報に基づいて、検査モード時に検
査対象となる機能ブロックの出力ピンからテスト出力用
外部ピンに検査データを出力する検査出力回路と、テス
ト出力用外部ピンが通常動作モード時の入力ピン又は双
方向ピンである場合に、該入力ピン又は該双方向ピンを
検査モード時に検査データを出力可能とする出力信号方
向制御回路とを検査対象となる機能ブロックとテスト出
力用外部ピンとの間に挿入する検査出力回路挿入工程
と、挿入された検査入力回路又は検査出力回路の接続関
係に基づいて接続関係情報を更新し、更新された接続関
係情報を検査可能集積回路情報として出力する検査可能
集積回路情報出力工程とを備えている。

【００１１】第２の検査回路挿入方法によると、半導体
集積回路の設計者は、検査対象となる機能ブロックにお
ける入力ピンとテスト入力用外部ピンとの入力対応関係
情報、及び出力ピンとテスト出力用外部ピンとの出力対
応関係情報を含むピン対応指定情報をあらかじめ作成
（記述）するだけで、検査対象の機能ブロックに用いる
検査回路（検査入力回路又は検査出力回路）の設計を行
なうことなく、検査回路を含む検査可能集積回路情報を
得ることができる。

【００１２】第２の検査回路挿入方法において、ピン対
応指定情報準備工程が、入力対応関係情報又は出力対応
関係情報を複数のグループに分割する分割情報を作成す
る工程を含み、検査入力回路挿入工程が、分割情報に基
づいて検査入力回路をグループごとに挿入する工程を含
み、検査出力回路挿入工程が、分割情報に基づいて検査
出力回路をグループごとに挿入する工程を含むことが好
ましい。このようにすると、検査可能集積回路情報を用
いてレイアウト設計を行なう後工程のレイアウト工程に
おいて、機能ブロックのピンとテスト外部用ピンとのレ
イアウト上の位置関係に応じて検査回路自体をも分割さ
れたグループごとにレイアウトが可能となるので、レイ
アウト設計の効率化を図ることができる。

【００１３】第２の検査回路挿入方法において、ピン対
応指定情報準備工程が、信号の伝播時に生じる信号形状
の鈍りを整形する信号整形用バッファを検査入力回路又
は検査出力回路に付加するか否かを決定する信号整形用
バッファ情報を作成する工程を含み、検査入力回路挿入
工程が、信号整形用バッファ情報に基づいて信号整形用
バッファを検査入力回路に挿入する工程を含み、検査出
力回路挿入工程が、信号整形用バッファ情報に基づいて
信号整形用バッファを検査出力回路に挿入する工程を含
むことが好ましい。このようにすると、レイアウト設計
工程の前に、必要な信号整形用バッファを組み込めるた
め、レイアウト設計の効率化を図ることができる。

【００１４】第２の検査回路挿入方法が、ピン対応指定
情報解析工程と検査入力回路挿入工程及び検査出力回路
挿入工程との間に、ピン対応指定情報に基づいて、挿入
される検査入力回路又は検査出力回路におけるレイアウ
ト後の配線長を推定した後、信号の伝播時に生じる信号
形状の鈍りを整形する信号整形用バッファを検査入力回
路又は検査出力回路に付加するか否かを判定し、判定結
果を信号整形用バッファ情報としてピン対応情報に追加
するバッファ要否判定工程をさらに備え、検査入力回路
挿入工程が、信号整形用バッファ情報に基づいて信号整
形用バッファを検査入力回路に挿入する工程を含み、検
査出力回路挿入工程が、信号整形用バッファ情報に基づ
いて信号整形用バッファを検査出力回路に挿入する工程
を含むことが好ましい。このようにすると、挿入される
検査入力回路又は検査出力回路におけるレイアウト後の
配線長を推定し、ピン対応情報に基づいて、信号整形用
バッファの要否の判定結果をピン対応情報に追加するた
め、レイアウト設計工程の前に、必要な信号整形用バッ
ファを組み込めるので、レイアウト設計の効率化を図る
ことができる。

【００１５】第２の検査回路挿入方法において、ピン対
応指定情報準備工程が、集積回路のクロック周期に対し
て信号遅延が大きくなる場合に信号遅延により誤動作を
防止するタイミング調整用フリップフロップを検査入力
回路又は検査出力回路に付加するか否かを決定するタイ
ミング調整用フリップフロップ情報を作成する工程を含
み、検査入力回路挿入工程が、タイミング調整用フリッ
プフロップ情報に基づいてタイミング調整用フリップフ
ロップを検査入力回路に挿入する工程を含み、検査出力
回路挿入工程が、タイミング調整用フリップフロップ情
報に基づいてタイミング調整用フリップフロップを検査
出力回路に挿入する工程を含むことが好ましい。このよ
うにすると、レイアウト設計工程の前に、必要なタイミ
ング調整用フリップフロップを組み込めるため、レイア
ウト設計の効率化を図ることができる。

【００１６】第２の検査回路挿入方法が、ピン対応指定
情報解析工程と検査入力回路挿入工程及び検査出力回路
挿入工程との間に、ピン対応指定情報に基づいて、集積
回路のクロック周期に対するレイアウト後の信号遅延を
推定した後、該信号遅延による誤動作を防止するタイミ
ング調整用フリップフロップを検査入力回路又は検査出
力回路に付加するか否かを判定し、判定結果をタイミン
グ調整用フリップフロップ情報としてピン対応情報に追
加するフリップフロップ要否判定工程をさらに備え、検
査入力回路挿入工程が、タイミング調整用フリップフロ
ップ情報に基づいてタイミング調整用フリップフロップ
を検査入力回路に挿入する工程を含み、検査出力回路挿
入工程が、タイミング調整用フリップフロップ情報に基
づいてタイミング調整用フリップフロップを検査出力回
路に挿入する工程を含むことが好ましい。このようにす
ると、ピン対応指定情報に基づいて、集積回路の検査時
のクロック周期に対するレイアウト後の信号遅延を推定
し、タイミング調整用フリップフロップの要否の判定結
果をピン対応情報に追加するため、レイアウト設計工程
の前に、必要なタイミング調整用フリップフロップを組
み込めるので、レイアウト設計の効率化を図ることがで
きる。

【００１７】本発明に係る第３の検査回路挿入方法は、
前記第１の目的を達成するもので、複数の機能ブロック
を互いに接続して集積回路を形成し、集積回路における
各機能ブロックの検査を行なう際に、外部から各機能ブ
ロックごとに検査データを入力できるように集積回路に
検査回路を挿入する検査回路挿入方法を対象とし、集積
回路の集積回路情報から機能ブロックごとの接続関係を
解析して接続関係情報を生成する集積回路情報解析工程
と、接続関係情報に基づいて、検査対象となる機能ブロ
ックにおける、入力ピンと該入力ピンと接続されるテス
ト入力用外部ピンとの入力対応関係情報、及び出力ピン
と該出力ピンと接続されるテスト出力用外部ピンとの出
力対応関係情報を含むピン対応情報を生成するピン対応
情報生成工程と、ピン対応情報に基づいて、検査モード
時にテスト入力用外部ピンから検査対象となる機能ブロ
ックの入力ピンに検査データを入力する検査入力回路
と、テスト入力用外部ピンが通常動作モード時の出力ピ
ン又は双方向ピンである場合に、該出力ピン又は該双方
向ピンを検査モード時に検査データを入力可能とする入
力信号方向制御回路とをテスト入力用外部ピンと検査対
象となる機能ブロックとの間に挿入する検査入力回路挿
入工程と、ピン対応情報に基づいて、検査モード時に検
査対象となる機能ブロックの出力ピンからテスト出力用
外部ピンに検査データを出力する検査出力回路と、テス
ト出力用外部ピンが通常動作モード時の入力ピン又は双
方向ピンである場合に、該入力ピン又は該双方向ピンを
検査モード時に検査データを出力可能とする出力信号方
向制御回路とを検査対象となる機能ブロックとテスト出
力用外部ピンとの間に挿入する検査出力回路挿入工程
と、挿入された検査入力回路又は検査出力回路の接続関
係に基づいて接続関係情報を更新し、更新された接続関
係情報を検査可能集積回路情報として出力する検査可能
集積回路情報出力工程とを備えている。

【００１８】第３の検査回路挿入方法によると、集積回
路の接続関係情報に基づいて、検査対象となる機能ブロ
ックにおける入力ピンとテスト入力用外部ピンとの入力
対応関係情報、及び出力ピンとテスト出力用外部ピンと
の出力対応関係情報を含むピン対応情報を生成するた
め、検査対象の機能ブロックに挿入する検査回路の設計
を行なうことなく、検査回路を含む検査可能集積回路情
報を得ることができる。

【００１９】第３の検査回路挿入方法において、ピン対
応情報生成工程が、集積回路のクロック周期に対するレ
イアウト後の信号遅延を推定した後、通常モード時の信
号遅延が小さくなるように、入力対応関係情報及び出力
対応関係情報をそれぞれ複数のグループに分割する分割
情報を生成する工程を含み、検査入力回路挿入工程が、
分割情報に基づいて検査入力回路をグループごとに挿入
する工程を含み、検査出力回路挿入工程が、分割情報に
基づいて検査出力回路をグループごとに挿入する工程を
含むことが好ましい。このようにすると、後工程のレイ
アウト設計工程において、機能ブロックのピンとテスト
用外部ピンとのレイアウト上の位置関係に応じて、挿入
された検査回路を分割されたグループごとにレイアウト
が可能となるので、レイアウト設計の効率化を図ること
ができる。

【００２０】第３の検査回路挿入方法において、ピン対
応情報生成工程が、レイアウト後の機能ブロック同士の
配線の配線長を推定した後、集積回路における検査入力
回路及び検査出力回路の最大配線長又は平均配線長が短
くなるようにピン対応情報を生成する工程を含むことが
好ましい。このようにすると、レイアウトが決定される
前に配線長を短くなるようにするため、後工程のレイア
ウト設計工程において、信号遅延の解析処理及び改善処
理の負荷が低減されるので、レイアウト設計の効率化を
図ることができる。

【００２１】第３の検査回路挿入方法において、ピン対
応情報生成工程が、ピン対応情報に基づいて、挿入され
る検査入力回路又は検査出力回路におけるレイアウト後
の配線長を推定した後、信号の伝播時に生じる信号形状
の鈍りを整形する信号整形用バッファを検査入力回路又
は検査出力回路に付加するか否かを判定し、判定結果を
信号整形用バッファ情報として生成する工程を含み、検
査入力回路挿入工程が、信号整形用バッファ情報に基づ
いて信号整形用バッファを検査入力回路に挿入する工程
を含み、検査出力回路挿入工程が、信号整形用バッファ
情報に基づいて信号整形用バッファを検査出力回路に挿
入する工程を含むことが好ましい。このようにすると、
ピン対応情報に基づいて、信号整形用バッファの要否の
判定結果をピン対応情報に追加するため、レイアウト設
計工程の前に、必要な信号整形用バッファを組み込める
ので、レイアウト設計の効率化を図ることができる。

【００２２】第３の検査回路挿入方法において、ピン対
応情報生成工程が、ピン対応情報に基づいて、集積回路
のクロック周期に対するレイアウト後の信号遅延を推定
した後、該信号遅延による誤動作を防止するタイミング
調整用フリップフロップを検査入力回路又は検査出力回
路に付加するか否かを判定し、判定結果をタイミング調
整用フリップフロップ情報として生成する工程を含み、
検査入力回路挿入工程が、タイミング調整用フリップフ
ロップ情報に基づいてタイミング調整用フリップフロッ
プを検査入力回路に挿入する工程を含み、検査出力回路
挿入工程が、タイミング調整用フリップフロップ情報に
基づいてタイミング調整用フリップフロップを検査出力
回路に挿入する工程を含むことが好ましい。このように
すると、ピン対応情報に基づいて、集積回路の検査時の
クロック周期に対するレイアウト後の信号遅延を推定
し、タイミング調整用フリップフロップの要否の判定結
果をピン対応情報に追加するため、レイアウト設計工程
の前に、必要なタイミング調整用フリップフロップを組
み込めるので、レイアウト設計の効率化を図ることがで
きる。

【００２３】本発明に係る第１の検査データ変換方法
は、前記第２の目的を達成するもので、複数の機能ブロ
ックを互いに接続して集積回路を形成し、あらかじめ用
意された機能ブロックの単体検査データを、集積回路に
おける各機能ブロックの検査を外部から行なえるように
するための検査データに変換する検査データ変換方法を
対象とし、複数の機能ブロックのうち、検査対象となる
機能ブロックにおける、入力ピンと該入力ピンと接続さ
れるテスト入力用外部ピンとの入力対応関係情報、及び
出力ピンと該出力ピンと接続されるテスト出力用外部ピ
ンとの出力対応関係情報を含むピン対応指定情報をあら
かじめ作成するピン対応指定情報準備工程と、ピン対応
指定情報を解析して機械が読み取り可能なピン対応情報
を生成するピン対応指定情報解析工程と、ピン対応情報
に基づいて、単体検査データを集積回路の検査データに
変換する検査データ変換工程とを備えている。

【００２４】第１の検査データ変換方法によると、本発
明の第１の検査回路挿入方法により得られるピン対応情
報に基づいて、機能ブロックごとにあらかじめ用意され
た機能ブロックの単体検査データを検査可能な能集積回
路の検査データに変換するため、複数の機能ブロックか
らなる集積回路における各機能ブロックごとに、外部か
ら検査できる検査データを迅速に生成できる。

【００２５】本発明に係る第２の検査データ変換方法
は、前記第２の目的を達成するもので、複数の機能ブロ
ックを互いに接続して集積回路を形成し、あらかじめ用
意された機能ブロックの単体検査データを、集積回路に
おける各機能ブロックの検査を外部から行なえるように
するための検査データに変換する検査データ変換方法を
対象とし、集積回路の集積回路情報から機能ブロックご
との接続関係を解析して接続関係情報を生成する集積回
路情報解析工程と、検査対象となる機能ブロックにおけ
る、入力ピンと該入力ピンと接続されるテスト入力用外
部ピンとの入力対応関係情報、及び出力ピンと該出力ピ
ンと接続されるテスト出力用外部ピンとの出力対応関係
情報を含むピン対応情報を生成するピン対応情報生成工
程と、ピン指定情報に基づいて、単体検査データを集積
回路の検査データに変換する検査データ変換工程とを備
えている。

【００２６】第２の検査データ変換方法によると、本発
明の第２の検査回路挿入方法により得られるピン対応情
報に基づいて、機能ブロックごとにあらかじめ用意され
た機能ブロックの単体検査データを検査可能な集積回路
の検査データに変換するため、複数の機能ブロックから
なる集積回路における各機能ブロックごとに、外部から
検査できる検査データを迅速に生成できる。

【００２７】

【発明の実施の形態】（第１の実施形態）本発明に係る
第１の実施形態について図面を参照しながら説明する。

【００２８】図１は本発明の第１の実施形態に係る検査
回路挿入方法が対象とする半導体集積回路のブロック構
成であって、検査回路が挿入される前の接続状態を示し
ている。図１に示すように、半導体集積回路１Ａの配置
領域１０には、第１入力ピンｉｎ１、第２入力ピンｉｎ
２、第３入力ピンｉｎ３、第１出力ピンｏｕｔ１、第２
出力ピンｏｕｔ２及び第３出力ピンｏｕｔ３を有する機
能ブロック１１が配置され、該機能ブロック１１の第１
入力ピンｉｎ１及び第２の入力ピンｉｎ２と接続された
第１周辺回路１２、第３入力ピンｉｎ３と接続された第
２周辺回路１３、第１出力ピンｏｕｔ１及び第２出力ピ
ンｏｕｔ２と接続された第３周辺回路１４及び第３出力
ピンｏｕｔ３と接続された第４周辺回路１５が配置され
ている。ここで、各周辺回路１２〜１５自体がそれぞれ
機能ブロックであってもよい。

【００２９】配置領域１０には、外部ピンとして、通常
動作モード時にそれぞれ、入力ピンである第１外部ピン
ＩＮ１、出力ピンである第２外部ピンＩＮ２及び双方向
ピンである第３外部ピンＩＮ３が設けられており、ま
た、第３周辺回路１４とそれぞれ接続され、通常動作モ
ード時に出力ピンである第４外部ピンＯＵＴ１及び通常
動作モード時に入力ピンである第５外部ピンＯＵＴ２
と、第４周辺回路１５と接続され、通常動作モード時に
双方向ピンである第６外部ピンＯＵＴ３とが設けられて
いる。

【００３０】また、第２周辺回路１３と第３外部ピンＩ
Ｎ３との間には、第２周辺回路１３から制御され、第３
外部ピンＩＮ３の入出力を規制する第１のトライステー
トバッファ１が接続され、第４周辺回路１５と第６外部
ピンＯＵＴ３との間には、第４周辺回路１５から制御さ
れ、第６外部ピンＯＵＴ３の入出力を規制する第２のト
ライステートバッファ２が接続されている。

【００３１】なお、配置領域１０上のこれらの周辺回路
（機能ブロック）１１〜１５は仮の配置であって、レイ
アウトは確定されていない。

【００３２】以下、このように構成された半導体集積回
路１Ａに対する検査回路挿入方法を説明する。

【００３３】図２は本実施形態に係る検査回路挿入方法
の概略フローを示している。図２に示すように、まず、
図１に示した半導体集積回路１Ａが例えばゲートレベル
又はレジスタトランスファレベル（ＲＴＬ）で記述され
た集積回路情報２１を用意する。また、ピン対応指定情
報作成処理２０において、検査対象である機能ブロック
の入力ピンと該入力ピンと接続される外部ピンとの入力
対応関係情報、及び機能ブロックの出力ピンと該出力ピ
ンと接続される外部ピンとの出力対応関係情報を含むピ
ン対応指定情報２２を作成する。ここで、ピン対応指定
情報２２は機械（コンピュータ）が読み取り可能なファ
イル形式、例えば、スクリーンエディタで作成したファ
イル形式を有していればよい。

【００３４】図３は図１に示す半導体集積回路１Ａのた
めに作成したピン対応指定情報２２を表形式で表わして
いる。図３に示すピン対応指定情報２２は、それぞれ行
ごとに対応させて接続することを示しており、ここで
は、検査モードＴにおいて、検査データが入力される各
外部ピンＩＮ１、ＩＮ２、ＩＮ３と、検査対象の機能ブ
ロック１１の各入力ピンｉｎ１、ｉｎ２、ｉｎ３とをこ
の順に接続し、検査結果である期待値データを出力する
各外部ピンＯＵＴ１、ＯＵＴ２、ＯＵＴ３と、機能ブロ
ック１１の各出力ピンｏｕｔ１、ｏｕｔ２、ｏｕｔ３と
をこの順に接続することを表わしている。

【００３５】次に、図２に示す検査回路挿入処理３０Ａ
を説明する。

【００３６】まず、集積回路情報解析工程３１におい
て、集積回路情報２１を読み込み、回路構造を解析して
機能ブロックごとの接続関係情報を生成する。

【００３７】次に、ピン対応指定情報解析工程３２にお
いて、ピン対応指定情報２２を読み込むと共に、その内
容を解析し、例えば、コンピュータが処理可能な構造を
持つピン対応情報３３を生成する。このピン対応指定情
報２２の解析処理は、いわゆるコンパイラ処理であり、
例えば、解析結果を以下に示すようなリスト構造（１）
として出力する。

【００３８】 （Ｔ （ＩＮ１ ｉｎ１）（ＩＮ２ ｉｎ２）（ＩＮ３ ｉｎ３） （ＯＵＴ１ ｏｕｔ１）（ＯＵＴ２ ｏｕｔ２）（ＯＵＴ３ ｏｕｔ３） ） …（１） 最初の符号Ｔは検査モードを示し、符号Ｔに続く６個の
データ対は、データ対における第１項が外部ピンを表わ
し、第２項が機能ブロック１１のピンを表わしている。
なお、本実施形態においては、ピン対応情報３３をファ
イルとして外部に出力しているが、バイナリコードのよ
うな機械語のまま内部記憶部に格納しておいてもよいこ
とはいうまでもない。

【００３９】次に、検査可能回路情報出力工程３４にお
いて、ピン対応情報３３に基づいて、集積回路情報解析
工程３１により生成された接続関係情報に、検査入力回
路、検査出力回路、入力信号方向制御回路又は出力信号
方向制御回路とが付加された検査可能集積回路情報２３
を出力する。

【００４０】次に、レイアウト工程４１において、出力
された検査可能集積回路情報２３に基づいてレイアウト
設計を行なって、レイアウト情報４２を得る。

【００４１】図４は検査可能集積回路情報２３に対応す
る検査可能半導体集積回路１Ｂを示している。図４にお
いて、図１に示す構成要素と同一の構成要素には同一の
符号を付すことにより説明を省略する。図４に示すよう
に、検査入力回路１６が第１周辺回路１２及び第２周辺
回路１３と機能ブロック１１の入力側との間に挿入さ
れ、検査出力回路１７が第３周辺回路１４及び第４周辺
回路１５と外部ピンＯＵＴ１〜ＯＵＴ３との間に挿入さ
れている。

【００４２】検査入力回路１６は、検査可能半導体集積
回路１Ｂの動作モードを指示するモード入力ピンＴと接
続され、外部ピンＩＮ１〜ＩＮ３、第１周辺回路１２及
び第２周辺回路１３からの信号を受け、入力された信号
を機能ブロック１１の入力ピンｉｎ１〜ｉｎ３にそれぞ
れ出力する。

【００４３】検査出力回路１７は、モード入力ピンＴと
接続され、機能ブロック１１の出力ピンｏｕｔ１〜ｏｕ
ｔ３、第３周辺回路１４及び第４周辺回路１５からの信
号を受け、入力された信号を外部ピンＯＵＴ１〜ＯＵＴ
３にそれぞれ出力する。

【００４４】第１周辺回路１２と第２外部ピンＩＮ２と
の間にはトライステートバッファからなる第１の入力信
号方向制御回路３が挿入されている。第１の入力信号方
向制御回路３は、入力端子が第１周辺回路１２と接続さ
れ、出力端子が第２外部ピンＩＮ２と接続され、制御端
子がモード入力ピンＴと接続されており、モード入力ピ
ンＴからのモード信号Ｔがオン状態のとき、第１周辺回
路１２から第２外部ピンＩＮ２への信号出力を抑制する
ことにより、第２外部ピンＩＮ２から検査入力回路１６
に対する信号入力を可能とする。

【００４５】第２周辺回路１３と第１のトライステート
バッファ１との間には、一方の入力端子が反転型のＡＮ
Ｄ素子からなる第２の入力信号方向制御回路４が挿入さ
れている。第２の入力信号方向制御回路４は、一方の入
力端子がモード入力ピンＴと接続され、他方の入力端子
が第２周辺回路１３と接続され、出力端子が第１のトラ
イステートバッファ１の制御端子と接続されており、モ
ード信号Ｔがオン状態のとき、第１のトライステートバ
ッファ１を第２周辺回路１３から第３外部ピンＩＮ３へ
の信号出力を抑制するように制御することにより、第３
外部ピンＩＮ３から検査入力回路１６に対する信号入力
を可能とする。

【００４６】第５外部ピンＯＵＴ２と検査出力回路１７
との間には、トライステートバッファからなる第１の出
力信号方向制御回路５が挿入されている。第１の出力信
号方向制御回路５は、入力端子が検査出力回路１７と接
続され、出力端子が第５外部ピンＯＵＴ２と接続され、
制御端子がモード入力ピンＴと接続されており、モード
信号Ｔがオン状態のとき、第５外部ピンＯＵＴ２から第
３周辺回路１４への信号入力を抑制することにより、検
査出力回路１７から第５外部ピンＯＵＴ２への信号出力
を可能とする。

【００４７】第４周辺回路１５と第２のトライステート
バッファ２との間には、ＯＲ素子からなる第２の出力信
号方向制御回路６が挿入されている。第２の出力信号方
向制御回路６は、一方の入力端子がモード入力ピンＴと
接続され、他方の入力端子が第４周辺回路１５と接続さ
れ、出力端子が第２のトライステートバッファ２の制御
端子と接続されており、モード信号Ｔがオン状態のと
き、第２のトライステートバッファ２を第６外部ピンＯ
ＵＴ３から第４周辺回路１５への信号入力を抑制するよ
うに制御することにより、検査出力回路１７から第６外
部ピンＯＵＴ３への信号出力を可能とする。

【００４８】図５は検査入力回路１６の詳細構成を示
し、図６は検査出力回路１７の詳細構成を示している。

【００４９】図５に示すように、検査入力回路１６は、
モード入力ピンＴからのモード信号を受ける第１入力ピ
ン１６ａとそれぞれ接続された第１選択回路１６１、第
２の選択回路１６２及び第３の選択回路１６３を有して
いる。

【００５０】第１選択回路１６１は、例えば、第１外部
ピンＩＮ１と接続された第２入力ピン１６ｂ、第１周辺
回路１２と接続された第３入力ピン１６ｃ及び機能ブロ
ック１１の第１入力ピンｉｎ１と接続された第１出力ピ
ン１６ｄを有している。

【００５１】第２選択回路１６２は、例えば、第２外部
ピンＩＮ２と接続された第４入力ピン１６ｅ、第１周辺
回路１２と接続された第５入力ピン１６ｆ及び機能ブロ
ック１１の第２入力ピンｉｎ２と接続された第２出力ピ
ン１６ｇを有している。

【００５２】第３選択回路１６３は、例えば、第３外部
ピンＩＮ３と接続された第６入力ピン１６ｈ、第２周辺
回路１３と接続された第７入力ピン１６ｉ及び機能ブロ
ック１１の第３入力ピンｉｎ３と接続された第３出力ピ
ン１６ｊを有している。

【００５３】このように構成された検査入力回路１６
は、モード信号がＴの場合、すなわち検査モード時に
は、各外部ピンＩＮ１〜ＩＮ３からの入力信号が各選択
回路１６１〜１６３により選択され、一方、モード信号
がＴでない場合、すなわち通常動作モード時には、第１
周辺回路１２及び第２周辺回路１３からの信号線が各選
択回路１６１〜１６３により選択される。

【００５４】図６に示す検査出力回路１７は、モード入
力ピンＴからのモード信号を受ける第１入力ピン１７ａ
とそれぞれ接続された第１選択回路１７１、第２選択回
路１７２及び第３選択回路１７３を有している。

【００５５】第１選択回路１７１は、例えば、機能ブロ
ック１１の第１出力ピンｏｕｔ１と接続された第２入力
ピン１７ｂ、第３周辺回路１４と接続された第３入力ピ
ン１７ｃ及び第４外部ピンＯＵＴ１と接続された第１出
力ピン１７ｄを有している。

【００５６】第２選択回路１７２は、例えば、機能ブロ
ック１１の第２出力ピンｏｕｔ２と接続された第４入力
ピン１７ｅ、第３周辺回路１４と接続された第５入力ピ
ン１７ｆ及び第５外部ピンＯＵＴ２と接続された第２出
力ピン１７ｇを有している。

【００５７】第３選択回路１７３は、例えば、機能ブロ
ック１１の第３出力ピンｏｕｔ３と接続された第６入力
ピン１７ｈ、第４周辺回路１５と接続された第７入力ピ
ン１７ｉ及び第６外部ピンＯＵＴ３と接続された第３出
力ピン１７ｊを有している。

【００５８】このように構成された検査出力回路１７
は、モード信号がＴの場合に、機能ブロック１１の各出
力ピンｏｕｔ１〜ｏｕｔ３からの出力信号が各選択回路
１７１〜１７３により選択され、モード信号がＴでない
場合、すなわち、通常動作モード時には、第３周辺回路
１４及び第４周辺回路１５からの信号線が各選択回路１
７１〜１７３により選択される。

【００５９】ここでは、図５に示す各選択回路１６１〜
１６３及び図６に示す各選択回路１７１〜１７３のレイ
アウトはいずれも決定しておらず、各ピン同士の接続関
係を正しく表現しているに過ぎない。

【００６０】以上説明したように、本実施形態による
と、図３に示すピン対応指定情報２２を作成するだけ
で、半導体集積回路１Ａを構成する機能ブロック１１と
各外部ピンＩＮ１〜ＩＮ３との間に検査入力回路１６を
容易に且つ確実に挿入でき、また、機能ブロック１１と
各外部ピンＯＵＴ１〜ＯＵＴ３との間に検査出力回路１
７が容易に且つ確実に挿入される。これにより、作業工
数を大幅に低減しながら機能ブロック１１を外部から確
実に検査することができるようになる。

【００６１】本実施形態においては、ピン対応指定情報
２２を人手により作成する作業が必要となるが、例えば
集積回路情報２１がゲートレベルで記述されているとす
ると、この集積回路情報２１は、通常、プログラム言語
のように記述されたネットリストから構成されているた
め、該ネットリスト自体をスクリーンエディタ等で編集
する作業と比べれば、その編集作業の煩雑さがはるかに
軽減されると共に編集ミスも大幅に低減する。

【００６２】また、半導体集積回路１Ａの外部ピンと機
能ブロックのピンとの接続関係が変更される場合にも、
ピン対応指定情報２２の記述を変更するだけで、容易に
検査可能集積回路情報２３の変更が可能となる。

【００６３】また、本実施形態に示すように、機能ブロ
ックの出力ピンは、外部双方向ピンでもよく、また、外
部入力ピンであっても、出力信号方向制御回路により双
方向ピンに置換することによって出力可能となる。同様
に、機能ブロックの入力ピンは、外部双方向ピンでもよ
く、また、外部出力ピンであっても、入力信号方向制御
回路により双方向ピンに置換することによって入力可能
となる。

【００６４】なお、本実施形態においては、外部ピンと
機能ブロックのピンとの接続関係を示すピン対応指定情
報を表形式としたが、これに限らず、コマンド又はプロ
グラム言語で与えてもよい。

【００６５】また、半導体集積回路１Ａは、より大きな
半導体集積回路の部分回路であっても構わない。

【００６６】（第２の実施形態）以下、本発明に係る第
２の実施形態について図面を参照しながら説明する。

【００６７】図７は本発明の第２の実施形態に係る検査
回路挿入方法で用いるピン対応指定情報を表形式で表わ
している。検査対象とする半導体集積回路は図１に示す
１Ａとする。

【００６８】本実施形態と第１の実施形態との差異は、
ピン対応指定情報２２Ａに、分割情報２２ａ、信号整形
用バッファ情報２２ｂ（ＢＵＦ：表中の数字は付加され
るバッファ数を示す。）及びタイミング調整用フリップ
フロップ情報２２ｃ（ＦＦ：表中の数字は付加されるフ
リップフロップ数を示す。）が付加されていることであ
る。

【００６９】分割情報２２ａは、各外部ピンＩＮ１〜Ｉ
Ｎ３と機能ブロック１１の各入力ピンｉｎ１〜ｉｎ３の
入力対応関係情報及び各外部ピンＯＵＴ１〜ＯＵＴ３と
機能ブロック１１の各出力ピンｏｕｔ１〜ｏｕｔ３の出
力対応関係情報をそれぞれグループ化することにより、
後工程のレイアウト工程において、同一のグループに属
する検査回路をまとめて配置できるため、レイアウトの
最適化が迅速に行なえるようになる。ここでは、図７に
示すように、第１外部ピンＩＮ１及び第２外部ピンＩＮ
２とをグループＡとし、第３外部ピンＩＮ３をグループ
Ｂとし、第４外部ピンＯＵＴ１及び第５外部ピンＯＵＴ
２とをグループＣとし、第６外部ピンＯＵＴ３をグルー
プＤとしている。

【００７０】信号整形用バッファ情報２２ｂは、後工程
のレイアウト設計工程において、挿入された検査回路の
配線長が長くなるように配置された場合に生ずる信号の
鈍りを補正するバッファを付加するか否かを示す情報で
ある。また、タイミング調整用フリップフロップ情報２
２ｃは、配線遅延のために所定のクロック周波数で検査
データを伝播させられない場合に、該所定のクロック周
波数で伝播させるためのフリップフロップを付加するか
否かを示す情報である。フリップフロップを挿入する
と、挿入されたフリップフロップの個数だけクロック数
が遅れて伝播するが、所定のクロック周波数で検査がで
きるようになる。

【００７１】以下、あらかじめ用意されたピン対応指定
情報２２Ａを用いて、半導体集積回路１Ａを検査可能に
する手順を図２に示す概略フローに基づいて説明する。

【００７２】まず、図２に示すように、集積回路情報解
析工程３１において、集積回路情報２１を読み込み、回
路構造を解析して機能ブロックごとの接続関係情報を生
成する。

【００７３】次に、ピン対応指定情報解析工程３２にお
いて、ピン対応指定情報２２Ａを読み込むと共に、その
内容を解析し、解析結果をピン対応情報３３として出力
する。このピン対応指定情報解析処理は、例えば、解析
結果を以下に示すようなリスト構造（２）として出力す
る。

【００７４】 （Ｔ （ＩＮ１ ｉｎ１ Ａ ０ １）（ＩＮ２ ｉｎ２ Ａ ０ ０） （ＩＮ３ ｉｎ３ Ｂ １ ０）（ＯＵＴ１ ｏｕｔ１ Ｃ ０ １） （ＯＵＴ２ ｏｕｔ２ Ｃ ０ ０）（ＯＵＴ３ ｏｕｔ３ Ｄ １ ０） ） …（２） リスト構造（１）とリスト構造（２）との差異は、外部
ピンと機能ブロック１１のピンとからなるデータ対に、
それぞれ、分割情報、信号整形用バッファ情報、タイミ
ング調整用フリップフロップ情報の３項目がこの順に追
加されている点である。

【００７５】次に、検査可能回路情報出力工程３４にお
いて、ピン対応情報３３に基づいて、集積回路情報解析
工程３１で解析を行なった接続関係情報に、検査入力回
路、検査出力回路、入力信号方向制御回路又は出力信号
方向制御回路とが付加された検査可能集積回路情報２３
が出力される。

【００７６】次に、レイアウト工程４１において、出力
された検査可能集積回路情報２３に基づいてレイアウト
設計を行なって、レイアウト情報４２を得る。これによ
り、図４に示すような、検査可能集積回路情報２３に対
応した検査可能半導体集積回路１Ｂを得る。

【００７７】図８は本実施形態に係る検査入力回路１６
Ａの詳細構成を示し、図９は本実施形態に係る検査出力
回路１７Ａの詳細構成を示している。図８及び図９にお
いて、図５及び図６に示す構成要素と同一の構成要素に
は同一の符号をそれぞれ付すことにより説明を省略す
る。

【００７８】図８に示す検査入力回路１６Ａにおいて、
ピン対応指定情報２２Ａの分割情報２２ａに基づいて、
第１選択回路１６１及び第２選択回路１６２がグループ
Ａと対応するように第１の機能ブロック５１Ａに含ま
れ、第３選択回路１６３がグループＢと対応するように
第２の機能ブロック５１Ｂに含まれている。

【００７９】また、ピン対応指定情報２２Ａの信号整形
用バッファ情報２２ｂに基づいて、第６入力ピン１６ｈ
と第３選択回路１６３との間に、第１バッファ５２が挿
入されており、ピン対応指定情報２２Ａのタイミング調
整用フリップフロップ情報２２ｃに基づいて、第２入力
ピン１６ｂと第１選択回路１６１との間に、第１フリッ
プフロップ５３が挿入されている。

【００８０】一方、図９に示す検査出力回路１７Ａにお
いても、同様に、ピン対応指定情報２２Ａの分割情報２
２ａに基づいて、第１選択回路１７１及び第２選択回路
１７２がグループＣと対応するように第３の機能ブロッ
ク５１Ｃに含まれ、第３選択回路１７３がグループＤと
対応するように第４の機能ブロック５１Ｄに含まれてい
る。

【００８１】また、信号整形用バッファ情報２２ｂに基
づいて、第６入力ピン１７ｈと第３選択回路１７３との
間に、第２バッファ５４が挿入されており、タイミング
調整用フリップフロップ情報２２ｃに基づいて、第２入
力ピン１７ｂと第１選択回路１７１との間に、第２フリ
ップフロップ５５が挿入されている。

【００８２】このように、本実施形態によると、ピン対
応指定情報２２Ａに分割情報２２ａを付加することによ
り、検査入力回路１６及び検査出力回路１７をレイアウ
ト時にまとめて移動できるようにグループ化しているた
め、レイアウト工程における設計効率を向上できる。

【００８３】一般に、集積回路のレイアウト設計におけ
る自動レイアウト処理は、所望の配置面積及び動作タイ
ミングを効率的に得られるように、集積回路の構成要素
を分割したグループごとに行なわれる。そこで、機能ブ
ロックのピン数が数百又は数千を超えるような場合に
は、検査入力回路及び検査出力回路の構成要素の数、例
えば、選択回路、バッファ及びフリップフロップの数は
膨大となる。また、このような状況では、処理の誤りも
多数発生しやすくなる。

【００８４】そこで、検査入力回路又は検査出力回路の
構成要素をあらかじめグループ化しておくことにより、
自動レイアウト処理の工数を削減でき、且つ、誤りを防
止できる。

【００８５】また、検査入力回路又は検査出力回路内の
グループを、他のグループと併せて新たなグループとし
て自動レイアウト処理を行なってもよい。このようにす
ると、検査入力回路又は検査出力回路の構成要素の１つ
１つを指定してグループを作成する場合と比べて、グル
ープ同士を組み合わせることにより新たなグループを容
易に作成できるため、レイアウト工程の工数を削減でき
ると共に、誤りの発生を防止できる。

【００８６】その上、本実施形態においては、ピン対応
指定情報２２Ａに信号整形用バッファ情報２２ｂを付加
することにより、検査データを伝播させる配線経路に信
号整形用バッファを選択的に挿入できるため、大規模な
半導体集積回路にも適合する検査回路を容易に且つ確実
に構成できる。

【００８７】さらに、ピン対応指定情報２２Ａにタイミ
ング調整用フリップフロップ情報２２ｃを付加すること
により、検査データを伝播させる配線経路にタイミング
調整用フリップフロップを選択的に挿入できるため、配
線遅延を低減でき、検査対象の機能ブロックに所定のク
ロック周波数で検査データを伝播させることができるよ
うになる。

【００８８】このように、あらかじめ集積回路情報に信
号整形用バッファ又はタイミング調整用フリップフロッ
プを付加することにより、これらバッファ又はフリップ
フロップを付加しないで、自動レイアウト処理において
所望のタイミングを実現できなかった場合に生じる、バ
ッファ又はフリップフロップの追加及び挿入処理と、再
レイアウト処理との工数を削減できる。

【００８９】なお、本実施形態においては、信号整形用
バッファ及びタイミング調整用フリップフロップを、検
査入力回路１６及び検査出力回路１７の入力側に挿入し
たが、ピン対応指定情報２２Ａに、さらに入力側と出力
側とを識別する識別情報を加えることにより、バッファ
又はフリップフロップを出力側にも選択的に挿入でき
る。

【００９０】（第３の実施形態）以下、本発明に係る第
３の実施形態について図面を参照しながら説明する。

【００９１】図１０は本発明の第３の実施形態に係る検
査回路挿入方法の概略フローを示し、図１１は第３の実
施形態に係る検査回路挿入方法に用いるピン対応指定情
報を表形式で示している。図１０に示すように、本実施
形態に係る検査回路挿入処理３０Ｂは、ピン対応指定情
報解析処理３２の後に、バッファ要否判定工程３５及び
フリップフロップ（ＦＦ）要否判定工程３６を有してい
ることを特徴とする。すなわち、第２の実施形態におい
ては信号整形用バッファの要否及びタイミング調整用フ
リップフロップの要否の判断を設計者に任せたが、本実
施形態においては、これらの判断を機械的に行なうこと
とする。

【００９２】従って、図１１に示すピン対応指定情報２
２Ｂは、ピンの入出力関係情報の他に分割情報２２ａの
みが付加される構成である。

【００９３】以下、図１０に示す検査回路挿入処理３０
Ｂを説明する。図１０において、図２に示す構成要素と
同一の構成要素には同一の符号を付すことにより説明を
省略する。

【００９４】まず、集積回路情報解析工程３１におい
て、集積回路情報２１を読み込み、回路構造を解析して
機能ブロックごとの接続関係情報を生成する。

【００９５】次に、ピン対応指定情報解析工程３２にお
いて、ピン対応指定情報２２Ｂを読み込むと共に、その
内容を解析し、例えば、リスト構造（３）として出力す
る。リスト構造（３）はリスト構造（１）における一組
分のデータに分割情報のグループ名がそれぞれ付加され
ている。

【００９６】 （Ｔ （ＩＮ１ ｉｎ１ Ａ）（ＩＮ２ ｉｎ２ Ａ）（ＩＮ３ ｉｎ３ Ｂ） （ＯＵＴ１ ｏｕｔ１ Ｃ）（ＯＵＴ２ ｏｕｔ２ Ｃ） （ＯＵＴ３ ｏｕｔ３ Ｄ） ） …（３） 次に、バッファ要否判定工程３５において、検査回路挿
入後のレイアウトを推定し、推定結果に基づいて信号波
形の鈍り具合を予想し、検査データの伝播経路のうちバ
ッファの付加が必要となる経路であると予想した場合に
は、リスト構造（３）の解析結果にバッファの要否の情
報（信号整形用バッファ情報）を追加する。ここでは、
例えば、第３外部ピンＩＮ３と機能ブロック１１の第３
入力ピンｉｎ３との間の伝播経路、及び第６外部ピンＯ
ＵＴ３と機能ブロック１１の第３出力ピンｏｕｔ３との
間の伝播経路において信号波形の鈍りの推定値が規定値
を超えていると判断されたとする。

【００９７】次に、フリップフロップ要否判定工程３６
において、検査回路挿入後のレイアウトを推定し、推定
結果に基づいて信号の配線遅延を予想し、検査データの
伝播経路のうちタイミング調整用のフリップフロップの
付加が必要となる経路であると予想した場合には、リス
ト構造（３）の解析結果にフリップフロップの要否の情
報（タイミング調整用フリップフロップ情報）を追加す
る。ここでは、例えば、第１外部ピンＩＮ１と機能ブロ
ック１１の第１入力ピンｉｎ１との間の伝播経路、及び
第４外部ピンＯＵＴ１と機能ブロック１１の第１出力ピ
ンｏｕｔ１との間の伝播経路において信号の配線遅延の
推定値が規定値を超えていると判断されたとする。

【００９８】なお、信号波形の鈍り具合及び配線遅延を
予想するには、既存の信号鈍り推定ツール及び遅延推定
ツールをそれぞれ用いることができる。

【００９９】また、バッファ要否判定工程３５とフリッ
プフロップ要否判定工程３６との順序は規制されず、互
いに入れ替えてもよい。

【０１００】このように、バッファ要否判定工程３５及
びフリップフロップ要否判定工程３６を経た結果、ピン
対応情報３３は以下に示すリスト構造（４）として生成
される。

【０１０１】 （Ｔ （ＩＮ１ ｉｎ１ Ａ ０ １）（ＩＮ２ ｉｎ２ Ａ ０ ０） （ＩＮ３ ｉｎ３ Ｂ １ ０）（ＯＵＴ１ ｏｕｔ１ Ｃ ０ １） （ＯＵＴ２ ｏｕｔ２ Ｃ ０ ０）（ＯＵＴ３ ｏｕｔ３ Ｄ １ ０） ） …（４） 本実施形態においては、説明を簡単にするために、リス
ト構造（４）の構成を第２の実施形態におけるリスト構
造（２）と同一の構成としている。従って、検査可能回
路情報出力工程３４において生成される検査可能集積回
路情報２３と対応する半導体集積回路は図４に示す１Ｂ
と同等である。また、挿入される検査入力回路は図８に
示す検査入力回路１６Ａと同等であり、挿入される検査
出力回路は図９に示す検査出力回路１７Ａと同等であ
る。

【０１０２】以上説明したように、本実施形態による
と、回路設計者が、信号整形用バッファの要否及びタイ
ミング調整用フリップフロップの要否を判断できないよ
うな場合においても、信号整形用バッファ及びタイミン
グ調整用のフリップフロップの、必要な箇所へ挿入が選
択的に行なわれた検査可能集積回路情報２３を得ること
ができる。その結果、得られた検査可能集積回路情報２
３を用いた半導体集積回路は、人手に頼ることなく大規
模な半導体集積回路に適合すると共に所定のクロックタ
イミングで検査可能となる。

【０１０３】（第４の実施形態）以下、本発明に係る第
４の実施形態について図面を参照しながら説明する。

【０１０４】図１２は本発明の第４の実施形態に係る検
査回路挿入方法の概略フローを示している。図１２にお
いて、図２に示す構成要素と同一の構成要素には同一の
符号を付すことにより説明を省略する。第１の実施形態
〜第３の実施形態においては、ピン対応指定情報２２、
２２Ａ、２２Ｂの作成を人手に頼っているが、本実施形
態においては、ピン対応指定情報を自動生成することを
特徴とする。

【０１０５】つぎに、図１に示す半導体集積回路１Ａに
対して検査回路を挿入し、検査可能集積回路情報を生成
する検査回路挿入処理３０Ｃを説明する。

【０１０６】まず、図１２に示すように、集積回路情報
解析工程３１Ａにおいて、集積回路情報２１を読み込
み、回路構造を解析して機能ブロックごとの接続関係情
報を生成する。

【０１０７】次に、ピン対応情報生成工程３７におい
て、接続関係情報に基づいて、各入力ピンｉｎ１、ｉｎ
２、ｉｎ３及び各出力ピンｏｕｔ１、ｏｕｔ２、ｏｕｔ
３を有する機能ブロック１１に対して、各入力ピンｉｎ
１、ｉｎ２、ｉｎ３と各外部ピンＩＮ１、ＩＮ２、ＩＮ
３との入力対応関係情報、及び各出力ピンｏｕｔ１、ｏ
ｕｔ２、ｏｕｔ３と各外部ピンＯＵＴ１、ＯＵＴ２、Ｏ
ＵＴ３との出力対応関係情報からなるピン対応情報３３
を生成する。

【０１０８】本実施形態に係るピン対応情報３３は、自
動生成されるため、機能ブロック１１の各入力ピンｉｎ
１〜ｉｎ３及び各出力ピンｏｕｔ１〜ｏｕｔ３と各外部
ピンＩＮ１〜ＩＮ３、ＯＵＴ１〜ＯＵＴ３とのそれぞれ
の接続関係はいずれも指定する必要がない。

【０１０９】従って、ピン対応情報生成工程３７は、以
下にあげる各工程を含んでいる。 （１）レイアウト後の配線長を推定し、検査入力回路及
び検査出力回路を接続する配線のうちの最大配線長が短
くなるように半導体集積回路の外部ピンと機能ブロック
のピンとの対応関係を求める配線長推定工程。 （２）（１）の配線長推定工程の後工程であって、検査
回路を挿入したときのレイアウト後の信号遅延を推定
し、通常動作モード時の信号遅延が小さくなるような分
割処理により、検査回路を所定数のグループに分割する
分割情報生成工程。 （３）（１）の配線長推定工程の後工程であって、レイ
アウト後の配線長を推定し、信号整形用バッファの挿入
の要否の判定を行ない、判定結果を信号整形用バッファ
情報としてピン対応情報３３に追加するバッファ要否判
定工程。 （４）（１）の配線長推定工程の後工程であって、レイ
アウト後の配線遅延を推定し、検査データの遅延がクロ
ック周期に対して大きくなるような場合のタイミング調
整用フリップフロップの挿入の要否の判定を行ない、判
定結果をフリップフロップ挿入情報としてピン対応情報
３３に追加するフリップフロップ要否判定工程。

【０１１０】本実施形態においては、ピン対応情報生成
工程３７の配線長推定工程（１）において、機能ブロッ
ク１１の各入出力ピンｉｎ１〜ｉｎ３、ｏｕｔ１〜ｏｕ
ｔ３と各外部ピンＩＮ１〜ＩＮ３、ＯＵＴ１〜ＯＵＴ３
との組み合わせ結果から、入力側では、機能ブロック１
１の第１入力ピンｉｎ１と第１外部ピンＩＮ１とを対応
させ、機能ブロック１１の第２入力ピンｉｎ２と第２外
部ピンＩＮ２とを対応させ、機能ブロック１１の第３入
力ピンｉｎ３と第３外部ピンＩＮ３とを対応させると、
検査データを伝播させる信号線の最大遅延が十分に小さ
くなる。また、出力側では、機能ブロック１１の第１出
力ピンｏｕｔ１と第４外部ピンＯＵＴ１とを対応させ、
機能ブロック１１の第２出力ピンｏｕｔ２と第５外部ピ
ンＯＵＴ２とを対応させ、機能ブロック１１の第３出力
ピンｏｕｔ３と第６外部ピンＯＵＴ３とを対応させる
と、検査データを伝播させる信号線の最大遅延が十分に
小さくなるという結果が得られたとする。

【０１１１】また、分割情報生成工程（２）において、
検査入力回路及び検査出力回路をそれぞれ２つの機能ブ
ロックに分割するとして、レイアウト後の信号遅延を推
定し、機能ブロック１１の入力ピンのうち、第１入力ピ
ンｉｎ１及び第２入力ピンｉｎ２をグループＡとし、第
３入力ピンｉｎ３をグループＢとし、第１出力ピンｏｕ
ｔ１及び第２出力ピンｏｕｔ２をグループＣとし、第３
出力ピンｏｕｔ３をグループＤとすることにより、検査
データ伝播用に挿入した経路ではない通常動作モード時
の各信号経路の配線遅延が十分に小さくなるという結果
が得られたとする。

【０１１２】また、バッファ要否判定工程（３）におい
て、各外部ピンＩＮ１〜ＩＮ３、ＯＵＴ１〜ＯＵＴ３と
機能ブロック１１の各入出力ピンｉｎ１〜ｉｎ３、ｏｕ
ｔ１〜ｏｕｔ３の各組み合わせを行なって、それぞれの
組み合わせでレイアウト後の配線長を推定して、信号整
形用バッファを、第３外部ピンＩＮ３と機能ブロック１
１の第３入力ピンｉｎ３との間、及び第６外部ピンＯＵ
Ｔ３と機能ブロック１１の第３出力ピンｏｕｔ３との間
にそれぞれ挿入する必要があるという判定が得られたと
する。

【０１１３】また、フリップフロップ要否判定工程
（４）において、各外部ピンＩＮ１〜ＩＮ３、ＯＵＴ１
〜ＯＵＴ３と機能ブロック１１の各入出力ピンｉｎ１〜
ｉｎ３、ｏｕｔ１〜ｏｕｔ３の各組み合わせを行なっ
て、それぞれの組み合わせでレイアウト後の配線遅延を
推定して、タイミング調整用フリップフロップを、第１
外部ピンＩＮ１と機能ブロック１１の第１入力ピンｉｎ
１との間、及び第４外部ピンＯＵＴ１と機能ブロック１
１の第１出力ピンｏｕｔ１の間にそれぞれ挿入する必要
があるという判定が得られたとする。

【０１１４】以上の各工程を経て、ピン対応情報３３は
以下に示すリスト構造（５）として生成される。

【０１１５】 （Ｔ （ＩＮ１ ｉｎ１ Ａ ０ １）（ＩＮ２ ｉｎ２ Ａ ０ ０） （ＩＮ３ ｉｎ３ Ｂ １ ０）（ＯＵＴ１ ｏｕｔ１ Ｃ ０ １） （ＯＵＴ２ ｏｕｔ２ Ｃ ０ ０）（ＯＵＴ３ ｏｕｔ３ Ｄ １ ０） ） …（５） 本実施形態においては、説明を簡単にするために、該リ
スト構造（５）の構成を第２の実施形態におけるリスト
構造（２）と同一の構成としている。従って、検査可能
回路情報出力工程３４において生成される検査可能集積
回路情報２３と対応する半導体集積回路は図４に示す１
Ｂと同等である。

【０１１６】以上説明したように、本実施形態による
と、半導体集積回路の外部ピンと検査対象の機能ブロッ
クの入出力ピンの対応の決定、検査回路の機能ブロック
への分割の決定、信号整形用バッファの要否又はタイミ
ング調整用フリップフロップの要否を判定するため、人
手に頼ることなく検査回路が挿入された検査可能集積回
路情報を得られるので、大規模な半導体集積回路に適合
すると共に所定のクロックタイミングで検査可能とな
る。

【０１１７】なお、本実施形態においては、半導体集積
回路の外部ピンと機能ブロックの入出力ピンとの対応関
係を決定する際に、レイアウト後の配線長を推定し、検
査回路の最大配線長が短くなるようなピンの対応関係を
求めたが、平均配線長が短くなるようなピンの対応関係
を求めてもよい。

【０１１８】最大配線長を短くすると一般に動作速度が
向上し、平均配線長を短くすると一般にＬＳＩチップの
面積を小さくできる。

【０１１９】また、半導体集積回路の外部ピンと機能ブ
ロックの入出力ピンとの対応関係を決定する際に、複数
のピンのうちの一部の対応関係は、第１〜第３の実施形
態で示した人手によるピン対応指定情報を作成すること
により生成し、複数のピンのうちの残りの対応関係は、
本実施形態に示した自動化によるピン対応情報を作成す
ることにより生成してもよい。すなわち、ピン対応情報
は、一部は人手に頼り、残部は自動化するというよう
に、手作業と機械化とを組み合わせて作成してもよい。

【０１２０】（第５の実施形態）以下、本発明に係る第
５の実施形態について図面を参照しながら説明する。

【０１２１】図１３は本発明の第５の実施形態に係る検
査データ変換方法の概略フローを示している。本実施形
態は、あらかじめ用意された機能ブロックの単体検査デ
ータを半導体集積回路の外部ピンから検査可能となる検
査データに変換する検査データ変換方法であり、第２〜
第４の実施形態に係る検査回路挿入方法で説明したピン
対応情報３３を用いることにより、容易に且つ確実に変
換検査データを生成できることを特徴とする。

【０１２２】従って、図１３に示すピン対応情報３３
は、第２の実施形態に係るピン対応指定情報２２Ａから
ピン対応指定情報解析工程３２において生成された情報
（Ｉ）でもよく、また、第３の実施形態に係るピン対応
指定情報２２Ｂ、ピン対応指定情報解析工程３２、バッ
ファ要否判定工程３５及びフリップフロップ判定工程３
６において生成された情報（II）でもよく、第４の実施
形態に係るピン対応情報生成工程３７において生成され
た情報(III）でもよい。具体的な内容をリスト構造
（６）に示す。ここでも、便宜上、第４の実施形態に係
るリスト構造（５）と同一としている。

【０１２３】 （Ｔ （ＩＮ１ ｉｎ１ Ａ ０ １）（ＩＮ２ ｉｎ２ Ａ ０ ０） （ＩＮ３ ｉｎ３ Ｂ １ ０）（ＯＵＴ１ ｏｕｔ１ Ｃ ０ １） （ＯＵＴ２ ｏｕｔ２ Ｃ ０ ０）（ＯＵＴ３ ｏｕｔ３ Ｄ １ ０） ） …（６） 図１３に示すＩＰパターン６１は、例えば、図１に示す
半導体集積回路１Ａに含まれる機能ブロック１１の単体
検査データであり、その具体例を図１４に示す。図１４
において、時刻は、検査データを機能ブロック１１の入
力ピンに与える時刻を示し、機能ブロック１１の出力ピ
ンに期待される期待値と実回路の出力値との比較を行な
う時刻を示している。従って、厳密には比較を行なう時
刻は入力した時刻よりも遅れることとなる。

【０１２４】また、ｉｎ１、ｉｎ２，ｉｎ３の各列デー
タは、各時刻において検査データを機能ブロック１１の
各入力ピンに与える値を示し、ｏｕｔ１、ｏｕｔ２、ｏ
ｕｔ３の各列データは、各時刻において検査データにお
ける機能ブロック１１の各出力ピンに出力される期待値
を示している。ここで、Ｈは出力１をＬは出力０を示し
ている。この期待値が実回路から出力されるか否かを計
測（期待値比較）することにより、機能ブロック１１の
故障（不具合）を検査することができる。

【０１２５】図１３に示す検査データ変換工程６２にお
いて、ピン対応情報３３とＩＰパターン６１とを読み込
み、図４に示す検査可能半導体集積回路１Ｂの外部から
検査できる検査パターン６３を生成する。

【０１２６】まず、ＩＰパターン６１を、ピン対応情報
３３に記述されている機能ブロック１１の各ピンと半導
体集積回路１Ａの外部ピンとの対応に従って各行データ
に割り当てられているピンの記述を変更する。また、モ
ードが検査モードＴであることから動作モードをＴとす
る信号を付加する。ここでは、例えば、入力ピンＴの値
を１にする。

【０１２７】また、図８及び図９に示すように、第１外
部ピンＩＮ１と機能ブロック１１の第１入力ピンｉｎ１
との間、及び第４外部ピンＯＵＴ１と機能ブロック１１
の第１出力ピンｏｕｔ１との間にはそれぞれ１個のタイ
ミング調整用のフリップフロップ５３、５５が挿入され
ているため、入力側の検査データは一時刻分だけ前に、
また出力側の検査データは一時刻分だけ後にずらす。

【０１２８】このようにして変換された検査可能半導体
集積回路１Ｂの検査パターン６３を図１５に示す。図１
５に示す検査パターン６３において、符号Ｘは任意の入
力値でよく、符号＊は期待値比較を行なわないことを示
す。

【０１２９】このように、本実施形態によると、検査対
象の機能ブロック１１に用意された単体検査データであ
るＩＰパターン６１を、人手に頼る作業を大幅に軽減で
きる検査回路挿入方法で作成したピン対応情報３３に基
づき、検査可能集積回路１Ｂの検査パターン６３に迅速
且つ確実に変換することができる。

【０１３０】

【発明の効果】本発明の第１の検査回路挿入方法による
と、機能ブロックにおける入力ピンとテスト入力用外部
ピンとの入力対応関係情報、及び出力ピンとテスト出力
用外部ピンとの出力対応関係情報を含むピン対応指定情
報を作成するため、検査対象の機能ブロックに用いる検
査回路の設計を行なうことなく、検査回路を含む検査可
能集積回路情報を得ることができる。これにより、機能
ブロックの検査用の接続情報を、人手に頼った多大な変
更作業を行なうことなく生成できるため、設計工数を大
幅に低減できる。

【０１３１】本発明の第２の検査回路挿入方法による
と、第１の検査回路挿入方法と同様の効果を得られる上
に、テスト入力用外部ピンが通常動作モード時の出力ピ
ンであっても、入力信号方向制御回路を挿入することに
より該出力ピンを双方向ピンとして使用できると共に、
テスト出力用外部ピンが通常動作モード時の入力ピンで
あっても、出力信号方向制御回路を挿入することにより
該入力ピンを双方向ピンとして使用できるため、自動化
に容易に適合できる。

【０１３２】本発明の第３の検査回路挿入方法による
と、集積回路の接続関係情報に基づいて、検査対象とな
る機能ブロックにおける入力ピンとテスト入力用外部ピ
ンとの入力対応関係情報、及び出力ピンとテスト出力用
外部ピンの出力対応関係情報を含むピン対応情報を生成
するため、検査対象の機能ブロックに挿入する検査回路
の設計を行なうことなく、検査回路を含む検査可能集積
回路情報を得ることができる。これにより、機能ブロッ
クの検査用の接続情報を人手に頼る多大な変更作業を行
なうことなく生成できるため、設計工数を大幅に低減で
きる。

【０１３３】また、テスト入力用外部ピンが通常動作モ
ード時の出力ピンであっても、入力信号方向制御回路を
挿入することにより双方向ピンとして使用でき、テスト
出力用外部ピンが通常動作モード時の入力ピンであって
も、出力信号方向制御回路を挿入することによる双方向
ピンとして使用できるため、自動化に容易に適合でき
る。

【０１３４】本発明の第１又は第２の検査データ変換方
法によると、本発明の検査回路挿入方法により得られる
ピン対応情報に基づいて、機能ブロックごとにあらかじ
め用意された単体検査データを検査可能な集積回路の検
査データに変換するため、複数の機能ブロックからなる
集積回路の各機能ブロックごとに、外部から検査できる
検査データを迅速に生成できる。このため、複数の機能
ブロックからなる半導体集積回路の検査工程を大幅に短
縮できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る検査回路挿入方
法が対象とする半導体集積回路を示し、検査回路が挿入
される前の状態を示すブロック図である。

【図２】本発明の第１及び第２の実施形態に係る検査回
路挿入方法を示すフロー図である。

【図３】本発明の第１の実施形態に係る検査回路挿入方
法で用いるピン対応指定情報を示す図である。

【図４】本発明の第１〜第５の実施形態に係る検査可能
半導体集積回路を示すブロック図である。

【図５】本発明の第１の実施形態に係る検査入力回路を
示す回路図である。

【図６】本発明の第１の実施形態に係る検査出力回路を
示す回路図である。

【図７】本発明の第２の実施形態に係る検査回路挿入方
法で用いるピン対応指定情報を示す図である。

【図８】本発明の第２の実施形態に係る検査入力回路を
示す回路図である。

【図９】本発明の第２の実施形態に係る検査出力回路を
示す回路図である。

【図１０】本発明の第３の実施形態に係る検査回路挿入
方法を示すフロー図である。

【図１１】本発明の第３の実施形態に係る検査回路挿入
方法に用いるピン対応指定情報を示す図である。

【図１２】本発明の第４の実施形態に係る検査回路挿入
方法を示すフロー図である。

【図１３】本発明の第５の実施形態に係る検査データ変
換方法を示すフロー図である。

【図１４】本発明の第５の実施形態に係る検査データ変
換方法で用いる単体検査データを示す図である。

【図１５】本発明の第５の実施形態に係る検査データ変
換方法により生成される検査データを示す図である。

【符号】

１Ａ 半導体集積回路 １Ｂ 検査可能半導体集積回路 １０ 配置領域 ＩＮ１ 第１外部ピン ＩＮ２ 第２外部ピン ＩＮ３ 第３外部ピン ＯＵＴ１ 第４外部ピン ＯＵＴ２ 第５外部ピン ＯＵＴ３ 第６外部ピン ｉｎ１ 第１入力ピン ｉｎ２ 第２入力ピン ｉｎ３ 第３入力ピン ｏｕｔ１ 第１出力ピン ｏｕｔ２ 第２出力ピン ｏｕｔ３ 第３出力ピン Ｔ モード入力ピン １ 第１のトライステートバッファ ２ 第２のトライステートバッファ ３ 第１の入力信号方向制御回路 ４ 第２の入力信号方向制御回路 ５ 第１の出力信号方向制御回路 ６ 第２の出力信号方向制御回路 １１ 機能ブロック １２ 第１周辺回路 １３ 第２周辺回路 １４ 第３周辺回路 １５ 第４周辺回路 １６ 検査入力回路 １６Ａ 検査入力回路 １６ａ 第１入力ピン １６ｂ 第２入力ピン １６ｃ 第３入力ピン １６ｄ 第１出力ピン １６ｅ 第４入力ピン １６ｆ 第５入力ピン １６ｇ 第２出力ピン １６ｈ 第６入力ピン １６ｉ 第７入力ピン １６ｊ 第３出力ピン １６１ 第１選択回路 １６２ 第２選択回路 １６３ 第３選択回路 １７ 検査出力回路 １７Ａ 検査出力回路 １７ａ 第１入力ピン １７ｂ 第２入力ピン １７ｃ 第３入力ピン １７ｄ 第１出力ピン １７ｅ 第４入力ピン １７ｆ 第５入力ピン １７ｇ 第２出力ピン １７ｈ 第６入力ピン １７ｉ 第７入力ピン １７ｊ 第３出力ピン １７１ 第１選択回路 １７２ 第２選択回路 １７３ 第３選択回路 ２０ ピン対応指定情報作成処理 ２１ 集積回路情報 ２２ ピン対応指定情報 ２２Ａ ピン対応指定情報 ２２Ｂ ピン対応指定情報 ２２ａ 分割情報 ２２ｂ 信号整形用バッファ情報 ２２ｃ タイミング調整用フリップフロップ情報 ２３ 検査可能集積回路情報 ３０Ａ 検査回路挿入処理 ３０Ｂ 検査回路挿入処理 ３１ 集積回路情報解析工程 ３１Ａ 集積回路情報解析工程 ３２ ピン対応指定情報解析工程 ３３ ピン対応情報 ３４ 検査可能回路情報出力工程 ３５ バッファ要否判定工程 ３６ フリップフロップ要否判定工程 ３７ ピン対応情報生成工程 ４１ レイアウト工程 ４２ レイアウト情報 ５１Ａ 第１の機能ブロック ５１Ｂ 第２の機能ブロック ５１Ｃ 第３の機能ブロック ５１Ｄ 第４の機能ブロック ５２ 第１バッファ ５３ 第１フリップフロップ ５４ 第２バッファ ５５ 第２フリップフロップ ６１ ＩＰパターン（単体検査データ） ６２ 検査データ変換工程 ６３ 検査パターン（検査データ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 654

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 複数の機能ブロックを互いに接続して集
   積回路を形成し、前記集積回路における各機能ブロック
   の検査を行なうように、記憶部を備えた検査回路挿入装
   置が前記集積回路に検査回路を挿入する検査回路挿入方
   法であって、前記検査回路挿入装置に、 前記複数の機能ブロックのう
   ち、検査対象となる機能ブロックにおける、入力ピンと
   該入力ピンと接続されるテスト入力用外部ピンとの入力
   対応関係情報、及び出力ピンと該出力ピンと接続される
   テスト出力用外部ピンとの出力対応関係情報を含むピン
   対応指定情報を入力するピン対応指定情報入力工程と、 前記ピン対応指定情報を解析して機械が読み取り可能な
   ピン対応情報を電子情報として生成して前記記億部に出
   力するピン対応指定情報解析工程と、 前記集積回路の集積回路情報から機能ブロックごとの接
   続関係を解析して接続関係情報を電子情報として生成す
   る集積回路情報解析工程と、 前記記憶部の前記ピン対応情報に基づいて、検査モード
   時に前記テスト入力用外部ピンから検査対象となる機能
   ブロックの入力ピンに検査データを入力する検査入力回
   路と、前記テスト入力用外部ピンが通常動作モード時の
   出力ピン又は双方向ピンである場合に、該出力ピン又は
   該双方向ピンを検査モード時に検査データを入力可能と
   する入力信号方向制御回路とを、前記テスト入力用外部
   ピンと前記検査対象となる機能ブロックとの間に挿入し
   て前記接続関係情報を更新し、 前記記憶部の前記ピン対応情報に基づいて、検査モード
   時に検査対象となる機能ブロックの出力ピンから前記テ
   スト出力用外部ピンに検査データを出力する検査出力回
   路と、前記テスト出力用外部ピンが通常動作モード時の
   入力ピン又は双方向ピンである場合に、該入力ピン又は
   該双方向ピンを検査モード時に検査データを出力可能と
   する出力信号方向制御回路とを、前記検査対象となる機
   能ブロックと前記テスト出力用外部ピンとの間に挿入し
   て前記接続関係情報を更新し、 更新された接続関係情報を検査可能集積回路情報として
   出力する検査可能集積回路情報出力工程とを備えている
   ことを特徴とする検査回路挿入方法。
2. 【請求項２】 前記ピン対応指定情報解析工程は、前記
   入力対応関係情報又は出力対応関係情報を複数のグルー
   プに分割する分割情報を作成する工程を含み、前記接続関係情報を更新する工程は、 前記分割情報に基
   づいて、前記グループごとに前記検査入力回路及び前記
   検査出力回路を挿入する工程を含むことを特徴とする請
   求項１に記載の検査回路挿入方法。
3. 【請求項３】 前記ピン対応指定情報解析工程は、信号
   の伝播時に生じる信号形状の鈍りを整形する信号整形用
   バッファを前記検査入力回路又は前記検査出力回路に付
   加するか否かを決定する信号整形用バッファ情報を作成
   する工程を含み、前記接続関係情報を更新する工程は、 前記信号整形用バ
   ッファ情報に基づいて前記信号整形用バッファを前記検
   査入力回路又は前記検査出力回路に挿入する工程を含む
   ことを特徴とする請求項１に記載の検査回路挿入方法。
4. 【請求項４】 前記ピン対応指定情報解析工程と前記検
   査可能集積回路情報出力工程との間に、 前記ピン対応指定情報に基づいて、挿入される検査入力
   回路又は検査出力回路におけるレイアウト後の配線長を
   推定した後、信号の伝播時に生じる信号形状の鈍りを整
   形する信号整形用バッファを前記検査入力回路又は検査
   出力回路に付加するか否かを判定し、判定結果を信号整
   形用バッファ情報として前記ピン対応情報に追加するバ
   ッファ要否判定工程をさらに備え、前記接続関係情報を更新する工程は、 前記信号整形用バ
   ッファ情報に基づいて前記信号整形用バッファを前記検
   査入力回路又は前記信号整形用バッファを前記検査出力
   回路に挿入する工程を含むことを特徴とする請求項１に
   記載の検査回路挿入方法。
5. 【請求項５】 前記ピン対応指定情報解析工程は、前記
   集積回路のクロック周期に対して信号遅延が大きくなる
   場合に前記信号遅延による誤動作を防止するタイミング
   調整用フリップフロップを前記検査入力回路又は前記検
   査出力回路に付加するか否かを決定するタイミング調整
   用フリップフロップ情報を作成する工程を含み、前記接続関係情報を更新する工程は、 前記タイミング調
   整用フリップフロップ情報に基づいて前記タイミング調
   整用フリップフロップを前記検査入力回路又は前記検査
   出力回路に挿入する工程を含むことを特徴とする請求項
   １に記載の検査回路挿入方法。
6. 【請求項６】 前記ピン対応指定情報解析工程と前記検
   査可能集積回路情報出力工程との間に、 前記ピン対応指定情報に基づいて、前記集積回路のクロ
   ック周期に対するレイアウト後の信号遅延を推定した
   後、該信号遅延による誤動作を防止するタイミング調整
   用フリップフロップを前記検査入力回路又は前記検査出
   力回路に付加するか否かを判定し、判定結果をタイミン
   グ調整用フリップフロップ情報として前記ピン対応情報
   に追加するフリップフロップ要否判定工程をさらに備
   え、前記接続関係情報を更新する工程は、 前記タイミング調
   整用フリップフロップ情報に基づいて前記タイミング調
   整用フリップフロップを前記検査入力回路又は前記検査
   出力回路に挿入する工程を含むことを特徴とする請求項
   １に記載の検査回路挿入方法。
7. 【請求項７】 複数の機能ブロックを互いに接続して集
   積回路を形成し、前記集積回路における各機能ブロック
   の検査を行なうように、記憶部を備えた検査回路挿入装
   置が前記集積回路に検査回路を挿入する検査回路挿入方
   法であって、 前記集積回路の集積回路情報から機能ブロックごとの接
   続関係を解析して接続関係情報を電子情報として生成す
   る集積回路情報解析工程と、 前記接続関係情報に基づいて、検査対象となる機能ブロ
   ックにおける、入力ピンと該入力ピンと接続されるテス
   ト入力用外部ピンとの入力対応関係情報、及び出力ピン
   と該出力ピンと接続されるテスト出力用外部ピンとの出
   力対応関係情報を含むピン対応情報を電子情報として生
   成して前記記憶部に出力するピン対応情報生成工程と、 前記記憶部の前記ピン対応情報に基づいて、検査モード
   時に前記テスト入力用外部ピンから検査対象となる機能
   ブロックの入力ピンに検査データを入力する検査入力回
   路と、前記テスト入力用外部ピンが通常動作モード時の
   出力ピン又は双方向ピンである場合に、該出力ピン又は
   該双方向ピンを検査モード時に検査データを入力可能と
   する入力信号方向制御回路とを前記テスト入力用外部ピ
   ンと前記検査対象となる機能ブロックとの間に挿入して
   前記接続関係情報を更新し、 前記記憶部の前記ピン対応情報に基づいて、検査モード
   時に検査対象となる機能ブロックの出力ピンから前記テ
   スト出力用外部ピンに検査データを出力する検査出力回
   路と、前記テスト出力用外部ピンが通常動作モード時の
   入力ピン又は双方向ピンである場合に、該入力ピン又は
   該双方向ピンを検査モード時に検査データを出力可能と
   する出力信号方向制御回路とを前記検査対象となる機能
   ブロックと前記テスト出力用外部ピンとの間に挿入して
   前記接続関係情報を更新し、 更新された接続関係情報を検査可能集積回路情報として
   出力する検査可能集積回路情報出力工程とを備えている
   ことを特徴とする検査回路挿入方法。
8. 【請求項８】 前記ピン対応情報生成工程は、前記集積
   回路のクロック周期に対するレイアウト後の信号遅延を
   推定した後、通常モード時の信号遅延が小さくなるよう
   に、前記入力対応関係情報及び出力対応関係情報をそれ
   ぞれ複数のグループに分割する分割情報を生成する工程
   を含み、前記接続関係情報を更新する工程は、 前記分割情報に基
   づいて、前記グループごとに前記検査入力回路及び前記
   検査出力回路を挿入する工程を含むことを特徴とする請
   求項７に記載の検査回路挿入方法。
9. 【請求項９】 前記ピン対応情報生成工程は、レイアウ
   ト後の機能ブロック同士の配線の配線長を推定した後、
   前記集積回路における前記検査入力回路及び検査出力回
   路の最大配線長又は平均配線長が短くなるように前記ピ
   ン対応情報を生成する工程を含むことを特徴とする請求
   項７に記載の検査回路挿入方法。
10. 【請求項１０】 前記ピン対応情報生成工程は、前記ピ
    ン対応情報に基づいて、挿入される検査入力回路又は検
    査出力回路におけるレイアウト後の配線長を推定した
    後、信号の伝播時に生じる信号形状の鈍りを整形する信
    号整形用バッファを前記検査入力回路又は前記検査出力
    回路に付加するか否かを判定し、判定結果を信号整形用
    バッファ情報として生成する工程を含み、前記接続関係
    情報を更新する工程は、前記信号整形用バッファ情報に
    基づいて前記信号整形用バッファを前記検査入力回路又
    は前記検査出力回路に挿入する工程を含むことを特徴と
    する請求項７に記載の検査回路挿入方法。
11. 【請求項１１】 前記ピン対応情報生成工程は、前記ピ
    ン対応情報に基づいて、前記集積回路のクロック周期に
    対するレイアウト後の信号遅延を推定した後、該信号遅
    延による誤動作を防止するタイミング調整用フリップフ
    ロップを前記検査入力回路又は前記検査出力回路に付加
    するか否かを判定し、判定結果をタイミング調整用フリ
    ップフロップ情報として生成する工程を含み、前記接続関係情報を更新する工程は、 前記タイミング調
    整用フリップフロップ情報に基づいて前記タイミング調
    整用フリップフロップを前記検査入力回路又は前記検査
    出力回路に挿入する工程を含むことを特徴とする請求項
    ７に記載の検査回路挿入方法。