JP5287540B2 - 回路設計装置および回路設計プログラム - Google Patents
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Description
〔1〕本実施形態の構成
まず、図2(A)〜(C)を参照しながら、LSI設計を行なう際の階層化形態について説明する。
図2(A)および図2(B)に示すように、LSI設計を行なう際、設計対象のLSIチップ1は、例えば最上位階層であるチップレベル,中位階層であるサブチップレベルおよび最下位階層であるLSG(Layout Sub Group)レベルの3つに階層化される。そして、サブチップレベルもしくは最下層のLSGレベルでセル配置/セル間配線が行なわれる。なお、本実施形態では、サブチップレベルでセル配置/セル間配線を行なう。
セルライブラリ12は、回路設計やスタティックタイミング解析やスタティックノイズチェックなどに必要になる、カスタムマクロ1dやスタンダードセル1eに係る各種情報を保存する。
なお、上述したデータベース11,13やライブラリ12は、ハードディスク等の記憶装置によって構成される。
チェックデータ作成部51は、情報作成部20からの配置情報および配線情報に基づいて、タイミングチェック用データを作成する。
ディレイ値/スラック値算出部53は、各配線のディレイ値を算出するとともに、各配線のドライバのタイミング余裕度であるスラック値を算出する。ここで、スラック値とは、ディレイシミュレーションの結果から求められるタイミング余裕度で、サイクルタイムに対するパス到達タイムから計算されるものである。このスラック値は、各パス(配線)のドライバ端子に対して与えられる。このようなスラック値は、各配線に設定された最大許容ディレイ値と各配線毎に算出されたディレイ値との差分として算出される。
ここで、上記タイミングチャートは、タイミングチェック部50によるディレイシミュレーション結果として表示部30上のATWで表示される。また、そのATWでの表示を行なうべく取得されたタイミングチャート情報は、後述するエラー判定部66でのタイミング判定に用いられる。
1対1ノイズ値算出部62は、チェック対象配線(victim)の信号に対し、このチェック対象配線と近接平行する一の影響配線(aggressor)がノイズを載せる度合いを1対1ノイズ値Nv11として算出する。この1対1ノイズ値Nv11は、例えば下記(1)式によって算出される。
ただし、Nv11は1対1ノイズ値(1:1ノイズ値;victim:aggressor)であり、Lnはある特定ネット(aggressorネット)がvictimネット(チェック対象配線)の隣接領域を平行に走る部分の線長(平行区間長/平行長;例えば図3参照)である。また、Kaはvictimネットとaggressorネットのチェック係数であり、f(C,L)は、距離Lおよび容量Cをパラメータとする緩和関数である。
ただし、Nv11aは1対1ノイズ値算出部62により上記(1)式に従って算出された、チェック対象配線(victim)と一方の影響配線(aggressor1)との1対1ノイズ値(1:1ノイズ値;victim:aggressor1)である。Nv11bは1対1ノイズ値算出部62により上記(1)式に従って算出された、チェック対象配線(victim)と他方の影響配線(aggressor2)との1対1ノイズ値(1:1ノイズ値;victim:aggressor2)である。Kcはvictimネットとaggressorネットのチェック係数である。
表示制御部671は、ノイズチェック部60によるチェック結果等(エラーリストを含む)に基づく表示情報を作成し、その表示情報を表示部30で表示するよう表示部30の表示状態を制御する。これにより、ノイズチェック部60でのチェック結果等が、表示部30によりオペレータに通知される。
第2表示モードの選択時、1対1ノイズ値算出部62は、各影響配線において、各平行配線区間が注目配線にノイズを載せる度合いを示す区間ノイズ値Ln×Ka×f(C,L)を算出する(上記(1)式参照)。また、1対1ノイズ値算出部62は、平行配線区間毎に算出された区間ノイズ値Ln×Ka×f(C,L)の総和Σ{Ln×Ka×f(C,L)}を各影響配線の全体ノイズ値Nv11として算出する(上記(1)式参照)。なお、第2表示モードの選択時には、1対1ノイズ値算出部62は動作させず、スタティックノイズチェック時に1対1ノイズ値算出部62が配線毎に算出して保存した、区間ノイズ値Ln×Ka×f(C,L)と全体ノイズ値Nv11とを読み出して用いてもよい。
第4表示モードの選択時、ディレイ値/スラック値算出部53は、オペレータ指定の注目配線および影響配線抽出部672で抽出された影響配線のそれぞれのスラック値を、各配線のディレイ値および最大許容ディレイ値に基づいて算出する。具体的には、各配線毎に、このディレイ値/スラック値算出部53で算出されたディレイ値と、データベース13等から読み出された最大許容ディレイ値との差が、スラック値として算出される。なお、第4表示モードの選択時には、ディレイ値/スラック値算出部53は動作させず、スタティックタイミング解析時にディレイ値/スラック値算出部53が配線毎に算出して保存したディレイ値やスラック値を読み出して用いてもよい。
また、上述した情報作成部20,レイアウト修正部40の一部,タイミングチェック部50およびノイズチェック部60としての機能は、CPU(Central Processing Unit)等の処理部が所定の回路設計プログラムを実行することによって実現される。
〔2−1〕回路設計装置10によるLSI設計手順
次に、上述のごとく構成された回路設計装置10の動作について、図4〜図19を参照しながら説明する。
図4に示すフローチャート(ステップS11〜S24)に従って、図1に示す回路設計装置10によるLSI設計手順を説明する。
〔2−2〕ノイズチェック部60の動作
セル配置およびセル間配線を行ないスタティックタイミング解析およびその解析結果の判定を行なうと(図4のステップS16,S17またはS20,S21)、ノイズチェック部60が起動される。これにより、図5(A)に示すように、各チェック対象配線ネット(victimネット)について図5(B)に示すノイズチェック処理が実行され(ステップS30)、その処理によって取得されたエラーリストが出力される(ステップS50)。
一のチェック対象配線ネット(victimネット)に対して影響を及ぼしうる影響配線ネット(aggressorネット)が、セル間配線の結果からフィルタリングによって抽出される(ステップS31)。この後、1対1ノイズ値算出部62により、チェック対象配線(victim)に対する各影響配線(aggressor)の1対1ノイズ値Nv11が上記(1)式に従って算出される。そして、1対1ノイズ値判定部63により、1対1ノイズ値算出部62によって算出された1対1ノイズ値Nv11が制限値Lx1を超えているか否かが判定される(ステップS32)。
次に、図7に示すフローチャート(ステップS51〜S56)に従って、ノイズチェック結果の表示動作を伴うセル配置・配線修正手順を説明する。つまり、ノイズチェック部60によりノイズエラーが発生していると判定され(ステップS19/S23のNルート)、ステップS16/S20で、再度、配線修正等を行なう際の処理手順について説明する。
以下、第1〜第6表示モードのそれぞれについて説明する。
〔2−4−1〕第1表示モード
図8は第1表示モードによる具体的な表示例を示す図である。
第1表示モードの選択時には、影響配線抽出部672によって、オペレータがレイアウト修正部40から指定した注目配線の、ノイズチェック対象となる平行配線区間を有する全ての配線が、影響配線として、データベース13から抽出される。このとき、前述したように、注目配線の配線パタンのエッジと平行配線区間の配線パタンのエッジとの間隔が8グリッド以内である場合、このような平行配線区間を有する配線が影響配線として抽出される。
図9は第2表示モードによる具体的な表示例を示す図である。
第2表示モードの選択時には、表示制御部671によって、第1表示モードによる表示に加え、以下のような表示が行なわれる。
つまり、第1表示モードで抽出・表示される各影響配線において、1対1ノイズ値算出部62によって、各平行配線区間が注目配線にノイズを載せる度合いを示す区間ノイズ値Ln×Ka×f(C,L)が算出される。ここで、図8,図9に示す表示例では、影響配線Aggressor 1-3のそれぞれにおいて平行配線区間は1箇所だけであり、影響配線Aggressor 4において平行配線区間は2箇所ある。
Nv11>Lx1(VictimとAggressorとがノイズエラー関係であるとき)
修正候補箇所:区間ノイズ=Ln×Ka×f(C,L)≦Κ*Nv11
優先修正箇所:区間ノイズ=Ln×Ka×f(C,L)>Κ*Nv11
Nv11≦Lx1(VictimとAggressorとがノイズエラー関係でないとき)
修正候補箇所:各隣接区間
図10は第3表示モードによる具体的な表示例を示す図である。
第3表示モードの選択時には、ノイズ値分布算出部673によって、ノイズチェック部60で得られるノイズ値(例えば1対1ノイズ値算出部62による算出結果)に基づき、回路設計対象全体(チップ1全体)におけるノイズ値分布が算出される。そして、表示制御部671によって、ノイズ値分布算出部673により算出された回路設計対象全体(チップ1全体)におけるノイズ値分布が、表示部30で表示される。
図11は第4表示モードによる具体的な表示例を示す図である。
第4表示モードの選択時には、表示制御部671によって、第1表示モードによる表示に加え、以下のような表示が行なわれる。
図12は第5表示モードによる具体的な表示例を説明する図、図13および図14は第5表示モードによる具体的な表示例を示す図である。
第5表示モードの選択時には、表示制御部671によって、例えば図12に示す第2表示モードによる表示に加え、以下のような表示が行なわれる。
図15は第6表示モードによる具体的な表示例を説明する図、図16および図17は第6表示モードによる具体的な表示例を示す図である。
第6表示モードの選択時には、表示制御671によって、例えば、図15に示す第2表示モードによる表示および図16に示すテーブル表示に加え、以下のような表示が行なわれる。なお、図15は、図12に示す表示例において注目配線Vの配線修正を行なった後の配線状態を示しており、図16は、図12に示す配線修正を行なった後のテーブル(図14)に対し、第6表示モードによる表示を行なった状態を示している。
上述した第1〜第6表示モードは、各モード単体による表示を行なってもよいし、複数のモードを組み合わせて表示してもよい。例えば、図18は第1,第2,第4および第5表示モードを組み合わせた場合の具体的な表示例を示す図、図19は図18に示す表示例に基づいて配線修正を行なった後の具体的な表示例を示す図である。なお、表示モードの組合せは、図18や図19に示した表示例に限定されるものでなく、各種組合せが考えられる。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した第2実施形態では、1対1ノイズ値および1対2ノイズ値を組み合わせてノイズエラーの判定を行なう場合について説明したが、本発明はこれに限定されるものではなく、1対1ノイズ値と1対m(mは3以上の自然数)ノイズ値とを組み合わせてノイズエラーの判定を行なってもよいし、1対1ノイズ値および1対2ノイズ値に、さらに少なくとも1種類の1対m(mは3以上の自然数)ノイズ値を組み合わせてノイズエラーの判定を行なってもよい。
そのプログラムは、例えばフレキシブルディスク,CD(CD−ROM,CD−R,CD−RWなど),DVD(DVD−ROM,DVD−RAM,DVD−R,DVD−RW,DVD+R,DVD+RW,ブルーレイディスクなど)等のコンピュータ読取可能な記録媒体に記録された形態で提供される。この場合、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
ノイズチェック結果に基づき回路設計を行なう回路設計装置であって、
表示部と、
前記表示部の制御を行なう表示制御部と、
注目配線を指定する指定部と、
前記指定部によって指定された前記注目配線のノイズチェック対象となる配線区間を有する全ての配線を、影響配線として、配線結果を保持するデータベースから抽出する影響配線抽出部とを有し、
前記表示制御部は、前記注目配線と前記影響配線抽出部によって抽出された前記影響配線とを前記表示部で表示する制御を行なうことを特徴とする、回路設計装置。
各影響配線における前記配線区間は、前記注目配線との間隔が所定間隔以内の区間であることを特徴とする、付記1記載の回路設計装置。
各影響配線において、前記配線区間が前記注目配線にノイズを載せる度合いを示す区間ノイズ値を算出するとともに、前記配線区間毎に算出された前記区間ノイズ値の総和を当該影響配線の全体ノイズ値として算出するノイズ値算出部と、
前記全体ノイズ値が第1制限値を超えているか否かを判定する全体ノイズ値判定部と、
前記全体ノイズ値が前記第1制限値を超えていると判定された影響配線について、前記区間ノイズ値が第2制限値を超えているか否かを判定する区間ノイズ値判定部とを有し、
前記表示制御部は、前記区間ノイズ値が前記第2制限値を超えていると判定された配線区間を、ノイズ改善の優先修正箇所として前記表示部で強調表示する制御を行なうことを特徴とする、付記1または付記2に記載の回路設計装置。
前記表示制御部は、前記区間ノイズ値が前記第2制限値以下であると判定された配線区間を、ノイズ改善の修正候補箇所として前記表示部で強調表示する制御を行なうことを特徴とする、付記3記載の回路設計装置。
前記表示制御部は、前記全体ノイズ値が前記第1制限値以下であると判定された影響配線における前記配線区間を、ノイズ改善の修正候補箇所として前記表示部で強調表示する制御を行なうことを特徴とする、付記3または付記4に記載の回路設計装置。
前記第2制限値は、前記第1制限値に対し1未満の正値を係数として乗じた値であることを特徴とする、付記3〜付記5のいずれか一項記載の記載の回路設計装置。
前記ノイズチェック結果に基づいて、回路設計対象全体におけるノイズ値分布を算出するノイズ値分布算出部を有し、
前記表示制御部は、前記回路設計対象全体における前記ノイズ値分布を前記表示部で表示する制御を行なうことを特徴とする、付記3〜付記6のいずれか一項に記載の回路設計装置。
前記注目配線および前記影響配線のそれぞれのスラック値を、各配線のディレイ値および最大許容ディレイ値に基づいて算出するスラック値算出部を有し、
前記表示制御部は、各配線毎に算出された前記スラック値を、各配線に対応させて前記表示部で表示する制御を行なうことを特徴とする、付記1〜付記7のいずれか一項に記載の回路設計装置。
前記表示制御部は、各配線の信号伝播方向を示す矢印を、各配線毎に算出された前記スラック値に応じた表示状態で、各配線に対応させて前記表示部で表示する制御を行なうことを特徴とする、付記8記載の回路設計装置。
前記表示制御部は、各配線の前記ディレイ値および前記最大許容ディレイ値を、各配線に対応させて前記表示部で表示する制御を行なうことを特徴とする、付記8または付記9に記載の回路設計装置。
前記注目配線および前記影響配線のそれぞれについて、各配線がノイズの影響を受ける配線である被害配線の数と、各配線がノイズの影響を与える配線である加害配線の数とを、前記ノイズチェック結果から取得する被害/加害配線数取得部を有し、
前記表示制御部は、前記被害配線の数および前記加害配線の数を、各配線に対応させテーブルとして前記表示部で表示する制御を行なうことを特徴とする、付記1〜付記10のいずれか一項に記載の回路設計装置。
前記表示制御部は、前記テーブルにおいて、前記被害配線の配線名および前記加害配線の配線名を表示する制御を行なうことを特徴とする、付記11記載の回路設計装置。
前記表示制御部は、前記テーブルにおいて、各配線に係る情報を、各配線のスラック値に応じて強調表示する制御を行なうことを特徴とする、付記11記載の回路設計装置。
ノイズチェック結果に基づき回路設計を行なう回路設計装置であって、
表示部と、
前記表示部の制御を行なう表示制御部と、
前記ノイズチェック結果に基づいて、回路設計対象全体におけるノイズ値分布を算出するノイズ値分布算出部を有し、
前記表示制御部は、前記回路設計対象全体における前記ノイズ値分布を前記表示部で表示する制御を行なうことを特徴とする、回路設計装置。
ノイズチェック結果に基づき回路設計を行なう回路設計装置としてコンピュータを機能させる回路設計プログラムであって、
表示部の制御を行なう表示制御部、
注目配線を指定する指定部、および、
前記指定部によって指定された前記注目配線のノイズチェック対象となる配線区間を有する全ての配線を、影響配線として、配線結果を保持するデータベースから抽出する影響配線抽出部として、前記コンピュータを機能させるとともに、
前記表示制御部は、前記注目配線と前記影響配線抽出部によって抽出された前記影響配線とを前記表示部で表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、回路設計プログラム。
各影響配線において、前記配線区間が前記注目配線にノイズを載せる度合いを示す区間ノイズ値を算出するとともに、前記配線区間毎に算出された前記区間ノイズ値の総和を当該影響配線の全体ノイズ値として算出するノイズ値算出部、
前記全体ノイズ値が第1制限値を超えているか否かを判定する全体ノイズ値判定部、および、
前記全体ノイズ値が前記第1制限値を超えていると判定された影響配線について、前記区間ノイズ値が第2制限値を超えているか否かを判定する区間ノイズ値判定部として、前記コンピュータを機能させるとともに、
前記表示制御部は、前記区間ノイズ値が前記第2制限値を超えていると判定された配線区間を、ノイズ改善の優先修正箇所として前記表示部で強調表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、付記15記載の回路設計プログラム。
前記表示制御部は、前記区間ノイズ値が前記第2制限値以下であると判定された配線区間を、ノイズ改善の修正候補箇所として前記表示部で強調表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、付記16記載の回路設計プログラム。
前記ノイズ値算出部によって算出された前記区間ノイズ値または前記全体ノイズ値に基づいて、回路設計対象全体におけるノイズ値分布を算出するノイズ値分布算出部として、前記コンピュータを機能させるとともに、
前記表示制御部は、前記回路設計対象全体における前記ノイズ値分布を前記表示部で表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、付記16または付記17に記載の回路設計プログラム。
前記注目配線および前記影響配線のそれぞれのスラック値を、各配線のディレイ値および最大許容ディレイ値に基づいて算出するスラック値算出部として、前記コンピュータを機能させるとともに、
前記表示制御部は、各配線毎に算出された前記スラック値を、各配線に対応させて前記表示部で表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、付記15〜付記18のいずれか一項に記載の回路設計プログラム。
前記注目配線および前記影響配線のそれぞれについて、各配線がノイズの影響を受ける配線である被害配線の数と、各配線がノイズの影響を与える配線である加害配線の数とを、前記ノイズチェック結果から取得する被害/加害配線数取得部として、前記コンピュータを機能させるとともに、
前記表示制御部は、前記被害配線の数および前記加害配線の数を、各配線に対応させテーブルとして前記表示部で表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、付記15〜付記19のいずれか一項に記載の回路設計プログラム。
1a サブチップ
1b LSG
1c 外部入出力領域(External I/O area)
1d カスタムマクロ(ラージセル)
1e スタンダードセル
1f モジュールピン
1g ワイヤ&ビア(セル間配線)
1h 端子
1i 内部配線
10 回路設計装置
11 HDLデータベース
12 セルライブラリ
13 論理・配置・配線データベース(設計データベース)
20 情報作成部
30 表示部
40 レイアウト修正部(指定部)
50 タイミングチェック部
51 チェックデータ作成部
52 タイミング算出部
53 ディレイ値/スラック値算出部
54 表示情報作成部(表示制御部)
60 ノイズチェック部
61 チェックデータ作成部
62 1対1ノイズ値算出部
63 1対1ノイズ値判定部(全体ノイズ値判定部,区間ノイズ値判定部)
64 1対2ノイズ値算出部
65 1対2ノイズ値判定部
66 エラー判定部
67 表示情報作成部
671 表示制御部
672 影響配線抽出部
673 ノイズ値分布算出部
674 被害/加害配線数取得部
80 チェック対象配線ネット(victimネット)
81 ドライバセル
81a ドライバ端子
82 レシーバセル
82a レシーバ端子
83 チェック対象配線(victim)
90 影響配線ネット(aggressorネット)
91 ドライバセル
91a ドライバ端子
92 レシーバセル
92a レシーバ端子
93 影響配線(aggressor)
93a,93b ノイズチェック対象配線区間
Claims (9)
- ノイズチェック結果に基づき回路設計を行なう回路設計装置であって、
表示部と、
前記表示部の制御を行なう表示制御部と、
注目配線を指定する指定部と、
前記指定部によって指定された前記注目配線のノイズチェック対象となる配線区間を有する全ての配線を、影響配線として、配線結果を保持するデータベースから抽出する影響配線抽出部と、
各影響配線において、前記配線区間が前記注目配線にノイズを載せる度合いを示す区間ノイズ値を算出するとともに、前記配線区間毎に算出された前記区間ノイズ値の総和を当該影響配線の全体ノイズ値として算出するノイズ値算出部と、
前記全体ノイズ値が第1制限値を超えているか否かを判定する全体ノイズ値判定部と、
前記全体ノイズ値が前記第1制限値を超えていると判定された影響配線について、前記区間ノイズ値が第2制限値を超えているか否かを判定する区間ノイズ値判定部とを有し、
前記表示制御部は、前記注目配線と前記影響配線抽出部によって抽出された前記影響配線とを前記表示部で表示するとともに、前記区間ノイズ値が前記第2制限値を超えていると判定された配線区間を、ノイズ改善の優先修正箇所として前記表示部で強調表示する制御を行なうことを特徴とする、回路設計装置。 - 前記表示制御部は、前記区間ノイズ値が前記第2制限値以下であると判定された配線区間を、ノイズ改善の修正候補箇所として前記表示部で強調表示する制御を行なうことを特徴とする、請求項1記載の回路設計装置。
- 前記表示制御部は、前記全体ノイズ値が前記第1制限値以下であると判定された影響配線における前記配線区間を、ノイズ改善の修正候補箇所として前記表示部で強調表示する制御を行なうことを特徴とする、請求項1または請求項2に記載の回路設計装置。
- 前記ノイズチェック結果に基づいて、回路設計対象全体におけるノイズ値分布を算出するノイズ値分布算出部を有し、
前記表示制御部は、前記回路設計対象全体における前記ノイズ値分布を前記表示部で表示する制御を行なうことを特徴とする、請求項1〜請求項3のいずれか一項に記載の回路設計装置。 - 前記注目配線および前記影響配線のそれぞれのスラック値を、各配線のディレイ値および最大許容ディレイ値に基づいて算出するスラック値算出部を有し、
前記表示制御部は、各配線毎に算出された前記スラック値を、各配線に対応させて前記表示部で表示する制御を行なうことを特徴とする、請求項1〜請求項4のいずれか一項に記載の回路設計装置。 - 前記表示制御部は、各配線の信号伝播方向を示す矢印を、各配線毎に算出された前記スラック値に応じた表示状態で、各配線に対応させて前記表示部で表示する制御を行なうことを特徴とする、請求項5記載の回路設計装置。
- 前記表示制御部は、各配線の前記ディレイ値および前記最大許容ディレイ値を、各配線に対応させて前記表示部で表示する制御を行なうことを特徴とする、請求項5または請求項6に記載の回路設計装置。
- 前記注目配線および前記影響配線のそれぞれについて、各配線がノイズの影響を受ける配線である被害配線の数と、各配線がノイズの影響を与える配線である加害配線の数とを、前記ノイズチェック結果から取得する被害/加害配線数取得部を有し、
前記表示制御部は、前記被害配線の数および前記加害配線の数を、各配線に対応させテーブルとして前記表示部で表示する制御を行なうことを特徴とする、請求項1〜請求項7のいずれか一項に記載の回路設計装置。 - ノイズチェック結果に基づき回路設計を行なう回路設計装置としてコンピュータを機能させる回路設計プログラムであって、
表示部の制御を行なう表示制御部、
注目配線を指定する指定部、
前記指定部によって指定された前記注目配線のノイズチェック対象となる配線区間を有する全ての配線を、影響配線として、配線結果を保持するデータベースから抽出する影響配線抽出部、
各影響配線において、前記配線区間が前記注目配線にノイズを載せる度合いを示す区間ノイズ値を算出するとともに、前記配線区間毎に算出された前記区間ノイズ値の総和を当該影響配線の全体ノイズ値として算出するノイズ値算出部、
前記全体ノイズ値が第1制限値を超えているか否かを判定する全体ノイズ値判定部、および、
前記全体ノイズ値が前記第1制限値を超えていると判定された影響配線について、前記区間ノイズ値が第2制限値を超えているか否かを判定する区間ノイズ値判定部として、前記コンピュータを機能させ、
前記表示制御部は、前記注目配線と前記影響配線抽出部によって抽出された前記影響配線とを前記表示部で表示するとともに、前記区間ノイズ値が前記第2制限値を超えていると判定された配線区間を、ノイズ改善の優先修正箇所として前記表示部で強調表示する制御を行なうように、前記コンピュータを機能させることを特徴とする、回路設計プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009149320A JP5287540B2 (ja) | 2009-06-24 | 2009-06-24 | 回路設計装置および回路設計プログラム |
US12/814,739 US20100333054A1 (en) | 2009-06-24 | 2010-06-14 | Circuit design assisting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009149320A JP5287540B2 (ja) | 2009-06-24 | 2009-06-24 | 回路設計装置および回路設計プログラム |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013077739A Division JP5565493B2 (ja) | 2013-04-03 | 2013-04-03 | 回路設計装置および回路設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011008368A JP2011008368A (ja) | 2011-01-13 |
JP5287540B2 true JP5287540B2 (ja) | 2013-09-11 |
Family
ID=43382197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009149320A Expired - Fee Related JP5287540B2 (ja) | 2009-06-24 | 2009-06-24 | 回路設計装置および回路設計プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100333054A1 (ja) |
JP (1) | JP5287540B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8938702B1 (en) | 2013-12-19 | 2015-01-20 | International Business Machines Corporation | Timing driven routing for noise reduction in integrated circuit design |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60218896A (ja) * | 1984-04-13 | 1985-11-01 | 三菱電機株式会社 | 配線クロスト−ク観察装置 |
EP0942382A3 (en) * | 1998-03-10 | 2004-05-12 | Matsushita Electric Industrial Co., Ltd. | Design evaluating method and apparatus for assisting circuit-board assembly |
US6915249B1 (en) * | 1998-05-14 | 2005-07-05 | Fujitsu Limited | Noise checking method and apparatus |
JP2000123060A (ja) * | 1998-10-16 | 2000-04-28 | Hitachi Ltd | 回路情報と線路情報との表示方法 |
US7280953B2 (en) * | 2000-05-11 | 2007-10-09 | Fujitsu Limited | Noise countermeasure determination method and apparatus and storage medium |
JP2004013552A (ja) * | 2002-06-07 | 2004-01-15 | Fujitsu Ltd | 集積回路装置の配線設計方法,そのシステムおよびそのプログラム |
US7073140B1 (en) * | 2002-08-30 | 2006-07-04 | Cadence Design Systems, Inc. | Method and system for performing crosstalk analysis |
JP4314162B2 (ja) * | 2004-06-17 | 2009-08-12 | 富士通株式会社 | ノイズチェック方法および装置並びにノイズチェックプログラムおよび同プログラムを記録したコンピュータ読取可能な記録媒体 |
US7251797B2 (en) * | 2004-11-22 | 2007-07-31 | Freescale Semiconductor, Inc. | Pessimism reduction in crosstalk noise aware static timing analysis |
JP4345975B2 (ja) * | 2004-12-21 | 2009-10-14 | 富士通株式会社 | ノイズチェックデータ生成方法、生成プログラム及び生成装置 |
JP4501728B2 (ja) * | 2005-03-08 | 2010-07-14 | 日本電気株式会社 | クロストークエラー制御装置、クロストークエラー制御方法およびクロストークエラー制御プログラム |
WO2007072562A1 (ja) * | 2005-12-22 | 2007-06-28 | Fujitsu Limited | ノイズチェック方法および装置並びにノイズチェックプログラムを記録したコンピュータ読取可能な記録媒体 |
JP5241371B2 (ja) * | 2008-08-01 | 2013-07-17 | アルパイン株式会社 | 多層プリント回路基板の配線表示装置 |
-
2009
- 2009-06-24 JP JP2009149320A patent/JP5287540B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-14 US US12/814,739 patent/US20100333054A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20100333054A1 (en) | 2010-12-30 |
JP2011008368A (ja) | 2011-01-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120309 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130520 |
|
LAPS | Cancellation because of no payment of annual fees |