JPH0729981A - 仮想配線負荷評価方法及び仮想配線負荷評価装置 - Google Patents
仮想配線負荷評価方法及び仮想配線負荷評価装置Info
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- JPH0729981A JPH0729981A JP5153344A JP15334493A JPH0729981A JP H0729981 A JPH0729981 A JP H0729981A JP 5153344 A JP5153344 A JP 5153344A JP 15334493 A JP15334493 A JP 15334493A JP H0729981 A JPH0729981 A JP H0729981A
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- Japan
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- wiring load
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 マスタースライス半導体集積回路におけるレ
イアウト前の特性評価を改善化する。 【構成】 半導体集積回路ネットリストから、ゲート数
のみならずピンペア数をも判断し、これに基づいて仮想
配線負荷計算式を決定する。 【効果】 評価の対象たる半導体集積回路の構造的特徴
を考慮して仮想配線負荷を求めることができる。
イアウト前の特性評価を改善化する。 【構成】 半導体集積回路ネットリストから、ゲート数
のみならずピンペア数をも判断し、これに基づいて仮想
配線負荷計算式を決定する。 【効果】 評価の対象たる半導体集積回路の構造的特徴
を考慮して仮想配線負荷を求めることができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の特性
予測を行う技術に関し、特にマスタースライス半導体集
積回路の配線負荷容量を、レイアウト前にシミュレート
する技術に関する。
予測を行う技術に関し、特にマスタースライス半導体集
積回路の配線負荷容量を、レイアウト前にシミュレート
する技術に関する。
【０００２】
【従来の技術】図６は、従来のマスタースライス半導体
集積回路におけるレイアウト前の特性評価のアルゴリズ
ムを表すブロック図である。あるマスターチップを用い
る半導体集積回路を既述する半導体集積回路ネットリス
ト１ａが、例えば顧客から呈示される。この半導体集積
回路ネットリスト１ａから該半導体集積回路に必要なゲ
ート数１ｂが求められる。
集積回路におけるレイアウト前の特性評価のアルゴリズ
ムを表すブロック図である。あるマスターチップを用い
る半導体集積回路を既述する半導体集積回路ネットリス
ト１ａが、例えば顧客から呈示される。この半導体集積
回路ネットリスト１ａから該半導体集積回路に必要なゲ
ート数１ｂが求められる。
【０００３】ゲート数をパラメータとして予め仮想配線
負荷計算式が既に求められており、データベースとして
仮想配線負荷計算式決定部１ｃに記憶されている。よっ
て、ゲート数１ｂによって規定される仮想配線負荷計算
式が仮想配線負荷計算式決定部１ｃから決定され、これ
を用いた計算により、仮想配線負荷容量決定部１ｄが仮
想配線負荷容量を決定する。
負荷計算式が既に求められており、データベースとして
仮想配線負荷計算式決定部１ｃに記憶されている。よっ
て、ゲート数１ｂによって規定される仮想配線負荷計算
式が仮想配線負荷計算式決定部１ｃから決定され、これ
を用いた計算により、仮想配線負荷容量決定部１ｄが仮
想配線負荷容量を決定する。
【０００４】論理シミュレータ１ｅは決定された仮想配
線負荷容量を用いて、該半導体集積回路を構成するフリ
ップフロップやラッチ回路等のタイミング検証、論理動
作や遅延計算を行って該半導体集積回路の特性評価を行
う。このタイミング検証等に必要なデータとして、半導
体集積回路評価テストパターン１ｆが、論理シミュレー
タ１ｅに与えられる。
線負荷容量を用いて、該半導体集積回路を構成するフリ
ップフロップやラッチ回路等のタイミング検証、論理動
作や遅延計算を行って該半導体集積回路の特性評価を行
う。このタイミング検証等に必要なデータとして、半導
体集積回路評価テストパターン１ｆが、論理シミュレー
タ１ｅに与えられる。
【０００５】このようにしてシミュレーションが行われ
て得られた、該半導体集積回路の特性評価の結果が所望
の動作に対して適切であるか否か、がエラー判定部１ｇ
において決定される。適切でない場合には「エラー有」
と判断され、半導体集積回路ネットリスト１ａの全体も
しくは一部を修正し、同手順を繰り返す。
て得られた、該半導体集積回路の特性評価の結果が所望
の動作に対して適切であるか否か、がエラー判定部１ｇ
において決定される。適切でない場合には「エラー有」
と判断され、半導体集積回路ネットリスト１ａの全体も
しくは一部を修正し、同手順を繰り返す。
【０００６】
【発明が解決しようとする課題】従来の仮想配線負荷評
価方法は以上のようになされており、評価対象たる半導
体集積回路に使用するマスターチップのレイアウト可能
なゲート規模のみに応じて仮想配線負荷容量が決定され
ていた。このため、ピンペア数が多くて半導体集積回路
内の配線の混雑度が大きい回路や、入出力間のセル段数
が少なくて配線長が長くなる部分の仮想配線負荷容量を
小さく見積もってしまい、該半導体集積回路の特性を正
確に予測して評価できないという問題点があった。
価方法は以上のようになされており、評価対象たる半導
体集積回路に使用するマスターチップのレイアウト可能
なゲート規模のみに応じて仮想配線負荷容量が決定され
ていた。このため、ピンペア数が多くて半導体集積回路
内の配線の混雑度が大きい回路や、入出力間のセル段数
が少なくて配線長が長くなる部分の仮想配線負荷容量を
小さく見積もってしまい、該半導体集積回路の特性を正
確に予測して評価できないという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、評価対象たる半導体集積回路の
構造的特徴を考慮することにより、その特性を従来より
も正確に評価することができる仮想配線負荷評価方法及
び仮想配線負荷評価装置を提供することを目的とする。
ためになされたもので、評価対象たる半導体集積回路の
構造的特徴を考慮することにより、その特性を従来より
も正確に評価することができる仮想配線負荷評価方法及
び仮想配線負荷評価装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明にかかる仮想配
線負荷評価方法は、複数の論理回路を有し、マスタース
ライス方式で設計される所定の半導体集積回路の個々の
前記論理回路に対して、レイアウト前に仮想配線負荷の
評価を行う方法である。そして、（ａ）既に設計済でレ
イアウトされた他の半導体集積回路のレイアウトデータ
を得る工程と、（ｂ）前記レイアウトデータから、前記
他の半導体集積回路の配線長を求める工程と、（ｃ）前
記配線長からゲート数及びピンペア数をパラメータとし
て仮想配線負荷計算式を求める工程と、（ｄ）前記所定
の半導体集積回路のゲート数及びピンペア数を特定して
前記仮想配線負荷計算式を決定する工程と、（ｅ）前記
工程（ｄ）で決定された前記仮想配線負荷計算式を用い
て、前記所定の半導体集積回路の仮想配線負荷容量を計
算する工程と、を備える。
線負荷評価方法は、複数の論理回路を有し、マスタース
ライス方式で設計される所定の半導体集積回路の個々の
前記論理回路に対して、レイアウト前に仮想配線負荷の
評価を行う方法である。そして、（ａ）既に設計済でレ
イアウトされた他の半導体集積回路のレイアウトデータ
を得る工程と、（ｂ）前記レイアウトデータから、前記
他の半導体集積回路の配線長を求める工程と、（ｃ）前
記配線長からゲート数及びピンペア数をパラメータとし
て仮想配線負荷計算式を求める工程と、（ｄ）前記所定
の半導体集積回路のゲート数及びピンペア数を特定して
前記仮想配線負荷計算式を決定する工程と、（ｅ）前記
工程（ｄ）で決定された前記仮想配線負荷計算式を用い
て、前記所定の半導体集積回路の仮想配線負荷容量を計
算する工程と、を備える。
【０００９】更に、前記工程（ｃ）において、フィード
スルー数をもパラメータとして前記仮想配線計算式が求
められ、前記工程（ｄ）において、前記所定の半導体集
積回路のフィードスルー数をも特定して前記仮想配線負
荷計算式を決定してもよい。
スルー数をもパラメータとして前記仮想配線計算式が求
められ、前記工程（ｄ）において、前記所定の半導体集
積回路のフィードスルー数をも特定して前記仮想配線負
荷計算式を決定してもよい。
【００１０】あるいは、前記所定の半導体集積回路の前
記論理回路をその有する機能によって機能ブロックに分
割し、前記機能ブロック毎に前記仮想配線負荷計算式の
決定を行うこともできる。
記論理回路をその有する機能によって機能ブロックに分
割し、前記機能ブロック毎に前記仮想配線負荷計算式の
決定を行うこともできる。
【００１１】あるいは前記所定の半導体集積回路が、直
列に接続された複数の前記論理回路を有している場合に
は、（ｆ）前記直列に接続された前記論理回路の数をパ
ラメータとして補助仮想配線負荷容量を推定する工程
と、（ｇ）前記工程（ｅ）で計算された前記仮想配線負
荷容量と、前記工程（ｆ）で推定された補助仮想配線負
荷容量とを比較し、大きい方を用いて前記評価を行うこ
ともできる。
列に接続された複数の前記論理回路を有している場合に
は、（ｆ）前記直列に接続された前記論理回路の数をパ
ラメータとして補助仮想配線負荷容量を推定する工程
と、（ｇ）前記工程（ｅ）で計算された前記仮想配線負
荷容量と、前記工程（ｆ）で推定された補助仮想配線負
荷容量とを比較し、大きい方を用いて前記評価を行うこ
ともできる。
【００１２】更に、前記工程（ｆ）は、前記直列に接続
された前記論理回路の数が所定の整数以下である場合に
のみ実行させてもよい。
された前記論理回路の数が所定の整数以下である場合に
のみ実行させてもよい。
【００１３】また、この発明にかかる仮想配線負荷評価
装置は、（ａ）複数の論理回路を有し、マスタースライ
ス方式で設計される所定の半導体集積回路の内部の接続
情報を保持するネットリストと、（ｂ）ゲート数及びピ
ンペア数をパラメータとして表される仮想配線負荷計算
式を保持する仮想配線負荷計算式保持部と、（ｃ）前記
仮想配線負荷計算式並びに前記ネットリストから得られ
るゲート数及びピンペア数を用いて仮想配線の負荷容量
を求める仮想配線容量決定部と、を備える。
装置は、（ａ）複数の論理回路を有し、マスタースライ
ス方式で設計される所定の半導体集積回路の内部の接続
情報を保持するネットリストと、（ｂ）ゲート数及びピ
ンペア数をパラメータとして表される仮想配線負荷計算
式を保持する仮想配線負荷計算式保持部と、（ｃ）前記
仮想配線負荷計算式並びに前記ネットリストから得られ
るゲート数及びピンペア数を用いて仮想配線の負荷容量
を求める仮想配線容量決定部と、を備える。
【００１４】あるいは、（ａ）複数の論理回路を有し、
マスタースライス方式で設計される所定の半導体集積回
路の内部の接続情報を保持するネットリストと、（ｂ）
ゲート数、ピンペア数及びフィードスルー数をパラメー
タとして表される仮想配線負荷計算式を保持する仮想配
線負荷計算式保持部と、（ｃ）前記仮想配線負荷計算式
並びに前記ネットリストから得られるゲート数、ピンペ
ア数及びフィードスルー数を用いて仮想配線の負荷容量
を求める仮想配線容量決定部と、を備える。
マスタースライス方式で設計される所定の半導体集積回
路の内部の接続情報を保持するネットリストと、（ｂ）
ゲート数、ピンペア数及びフィードスルー数をパラメー
タとして表される仮想配線負荷計算式を保持する仮想配
線負荷計算式保持部と、（ｃ）前記仮想配線負荷計算式
並びに前記ネットリストから得られるゲート数、ピンペ
ア数及びフィードスルー数を用いて仮想配線の負荷容量
を求める仮想配線容量決定部と、を備える。
【００１５】
【作用】この発明においては、仮想配線負荷容量評価時
に半導体集積回路のゲート規模のみならず、ピンペア数
を考慮するので、半導体集積回路の配線の混雑さを予測
し、配線長の値を定めることができる。更に、フィード
スルー数を考慮することで配線の通過可能領域を予測し
て配線長の長さを定めることができる。また、半導体集
積回路の入出力間のセル段数を考慮することで、仮想配
線容量を過少評価することを回避できる。
に半導体集積回路のゲート規模のみならず、ピンペア数
を考慮するので、半導体集積回路の配線の混雑さを予測
し、配線長の値を定めることができる。更に、フィード
スルー数を考慮することで配線の通過可能領域を予測し
て配線長の長さを定めることができる。また、半導体集
積回路の入出力間のセル段数を考慮することで、仮想配
線容量を過少評価することを回避できる。
【００１６】
実施例１：図１は、この発明の実施例１にかかる、マス
タースライス半導体集積回路におけるレイアウト前の特
性評価の方法アルゴリズムを表すブロック図である。ゲ
ートアレイ等のマスタースライス半導体集積回路を設計
する際、要求されるゲート数によって半導体集積回路を
作成するマスターチップが選択される。
タースライス半導体集積回路におけるレイアウト前の特
性評価の方法アルゴリズムを表すブロック図である。ゲ
ートアレイ等のマスタースライス半導体集積回路を設計
する際、要求されるゲート数によって半導体集積回路を
作成するマスターチップが選択される。
【００１７】まず設計されるべき半導体集積回路のネッ
トリスト１ａが作成される。ネットリスト１ａからは該
半導体集積回路に必要なゲート数１ｂや、ピンペア数１
ｈが求められる。従来の場合とは異なり、ピンペア数１
ｈを求めることによって半導体集積回路の配線の複雑さ
も後の仮想配線負荷計算式の決定のパラメータとして用
いられる。
トリスト１ａが作成される。ネットリスト１ａからは該
半導体集積回路に必要なゲート数１ｂや、ピンペア数１
ｈが求められる。従来の場合とは異なり、ピンペア数１
ｈを求めることによって半導体集積回路の配線の複雑さ
も後の仮想配線負荷計算式の決定のパラメータとして用
いられる。
【００１８】該半導体集積回路が用いる該マスターチッ
プに対し、そのゲート数及びピンペア数をパラメータと
する仮想配線負荷計算式が予め求められている。以下、
その求め方を図２に示すフローチャートを用いて説明す
る。
プに対し、そのゲート数及びピンペア数をパラメータと
する仮想配線負荷計算式が予め求められている。以下、
その求め方を図２に示すフローチャートを用いて説明す
る。
【００１９】この計算式は、同一のマスターチップを用
い、あるピンペア数の規模で既に設計された他の半導体
集積回路のレイアウトデータから求められる（ステップ
Ｓ１１）。半導体集積回路はマクロセルの接続の集合ゆ
え、一つのセルに接続されるセルの数である「接続セル
数」が異なる部分が複数存在する。例えば、半導体集積
回路を構成する個々の入力バッファと個々のマクロセル
の出力にいくつのマクロセル又は出力バッファが接続さ
れているかは異なっている。しかし、同一の接続セル数
を有している部分も複数存在し、その配線長はある程度
の幅を持って分布している。そこで、接続セル数別に配
線長の分布を求め、これを複数集計することにより、接
続セル数別に一般的な配線長を求めることができる（ス
テップＳ１２）。
い、あるピンペア数の規模で既に設計された他の半導体
集積回路のレイアウトデータから求められる（ステップ
Ｓ１１）。半導体集積回路はマクロセルの接続の集合ゆ
え、一つのセルに接続されるセルの数である「接続セル
数」が異なる部分が複数存在する。例えば、半導体集積
回路を構成する個々の入力バッファと個々のマクロセル
の出力にいくつのマクロセル又は出力バッファが接続さ
れているかは異なっている。しかし、同一の接続セル数
を有している部分も複数存在し、その配線長はある程度
の幅を持って分布している。そこで、接続セル数別に配
線長の分布を求め、これを複数集計することにより、接
続セル数別に一般的な配線長を求めることができる（ス
テップＳ１２）。
【００２０】このようにして求められた接続セル数別の
一般的な配線長を、フィッティングによって一つの仮想
配線負荷計算式として得ることができる。
一般的な配線長を、フィッティングによって一つの仮想
配線負荷計算式として得ることができる。
【００２１】よって、ゲート数やピンペア数が異なる、
設計済の半導体集積回路毎に仮想配線負荷計算式を計算
しておき、これをデータベースとしてゲート数及びピン
ペア数をパラメータとして仮想配線負荷計算式決定部２
ｃに記憶させておくことができる。具体的には仮想配線
負荷計算式はゲート数のみならず、ピンペア数を変数と
する関数の形で求められるので、半導体集積回路全体の
配線数が考慮されている（ステップＳ１３）。
設計済の半導体集積回路毎に仮想配線負荷計算式を計算
しておき、これをデータベースとしてゲート数及びピン
ペア数をパラメータとして仮想配線負荷計算式決定部２
ｃに記憶させておくことができる。具体的には仮想配線
負荷計算式はゲート数のみならず、ピンペア数を変数と
する関数の形で求められるので、半導体集積回路全体の
配線数が考慮されている（ステップＳ１３）。
【００２２】よって、ゲート数１ｂ、ピンペア数１ｈに
対応した仮想配線負荷計算式が仮想配線負荷計算式決定
部２ｃにおいて決定される。仮想配線負荷容量決定部１
ｄは各セルに対する接続セル数をネットリスト１ａから
判断し、仮想配線負荷計算式決定部２ｃにおいて決定さ
れた計算式を用いて各セルの仮想配線負荷容量を決定す
る。
対応した仮想配線負荷計算式が仮想配線負荷計算式決定
部２ｃにおいて決定される。仮想配線負荷容量決定部１
ｄは各セルに対する接続セル数をネットリスト１ａから
判断し、仮想配線負荷計算式決定部２ｃにおいて決定さ
れた計算式を用いて各セルの仮想配線負荷容量を決定す
る。
【００２３】仮想配線負荷容量が決定された後のシミュ
レーションの手順は従来と同様である。論理シミュレー
タ１ｅは半導体集積回路評価テストパターン１ｆを用い
て該半導体集積回路の特性評価を行う。具体的には半導
体集積回路テストパターン１ｆに応じて、半導体集積回
路の論理動作や遅延計算、及びフリップフロップ回路や
ラッチ回路、メモリー回路等が使用されている場合には
それらに対するセットアップ時間やホールド時間等の評
価が、特性評価シミュレータ１ｅで行われる。
レーションの手順は従来と同様である。論理シミュレー
タ１ｅは半導体集積回路評価テストパターン１ｆを用い
て該半導体集積回路の特性評価を行う。具体的には半導
体集積回路テストパターン１ｆに応じて、半導体集積回
路の論理動作や遅延計算、及びフリップフロップ回路や
ラッチ回路、メモリー回路等が使用されている場合には
それらに対するセットアップ時間やホールド時間等の評
価が、特性評価シミュレータ１ｅで行われる。
【００２４】エラー判定部１ｇにおいてエラー有と判断
された場合には、半導体集積回路ネットリスト１ａの全
体もしくは一部を修正し、同手順を繰り返す。
された場合には、半導体集積回路ネットリスト１ａの全
体もしくは一部を修正し、同手順を繰り返す。
【００２５】これによりゲート数によって変化する敷き
つめ領域の混雑度のみならず、ピンペア数によって変化
する配線領域の混雑度も考慮した仮想配線負荷計算式を
算出することが出来る。
つめ領域の混雑度のみならず、ピンペア数によって変化
する配線領域の混雑度も考慮した仮想配線負荷計算式を
算出することが出来る。
【００２６】実施例２：なお、上記実施例１では、半導
体集積回路全体の集積度から全体の仮想配線負荷計算式
を算出したが、半導体集積回路はある特定の機能を持つ
ブロック（以下モジュールとする）を複数組み合わせて
構成されている場合が多い。
体集積回路全体の集積度から全体の仮想配線負荷計算式
を算出したが、半導体集積回路はある特定の機能を持つ
ブロック（以下モジュールとする）を複数組み合わせて
構成されている場合が多い。
【００２７】従って、これら各々のモジュールに対し
て、ゲート数及びピンペア数を求め、それぞれのモジュ
ールに対して仮想配線負荷計算式を決定することによ
り、半導体集積回路内の局所的混雑度を考慮することも
可能である。
て、ゲート数及びピンペア数を求め、それぞれのモジュ
ールに対して仮想配線負荷計算式を決定することによ
り、半導体集積回路内の局所的混雑度を考慮することも
可能である。
【００２８】仮想配線負荷計算式を決定した後のフロー
は従来の技術と全く同一である。
は従来の技術と全く同一である。
【００２９】実施例３：図３は、この発明の実施例３に
かかるマスタースライス半導体集積回路におけるレイア
ウト前の特性評価の方法を表すブロック図である。半導
体集積回路のフィードスルー数１ｉは、使用されるマク
ロセルの内部及び２つ以上のマクロセル間において、マ
クロセル相互もしくは入出力バッファとマクロセルを接
続する配線の通過することが出来る領域の数であり、半
導体集積回路１ａから判断することができる。
かかるマスタースライス半導体集積回路におけるレイア
ウト前の特性評価の方法を表すブロック図である。半導
体集積回路のフィードスルー数１ｉは、使用されるマク
ロセルの内部及び２つ以上のマクロセル間において、マ
クロセル相互もしくは入出力バッファとマクロセルを接
続する配線の通過することが出来る領域の数であり、半
導体集積回路１ａから判断することができる。
【００３０】実施例１と同様に、図４のフローチャート
に仮想配線負荷計算式を求める手順が示される。予めゲ
ート数、ピンペア数、フィードスルー数の異なる、設計
済の半導体集積回路毎に仮想配線負荷計算式を計算して
おき、これをデータベースとしてゲート数、ピンペア
数、フィードスルー数をパラメータとして仮想配線負荷
計算式決定部３ｃに記憶させておくことにより、ゲート
数１ｂ、ピンペア数１ｈ、フィードスルー数１ｊに対応
した仮想配線負荷計算式が仮想配線負荷計算式決定部３
ｃにおいて決定される。具体的には仮想配線負荷計算式
はゲート数、ピンペア数、フィードスルー数を変数とす
る関数の形で求められ、半導体集積回路全体の配線数の
みならず、配線可能領域の相違による配線容量の相違が
考慮されている。このため、実施例１よりも一層、該半
導体集積回路のレイアウト特徴を反映することが出来
る。
に仮想配線負荷計算式を求める手順が示される。予めゲ
ート数、ピンペア数、フィードスルー数の異なる、設計
済の半導体集積回路毎に仮想配線負荷計算式を計算して
おき、これをデータベースとしてゲート数、ピンペア
数、フィードスルー数をパラメータとして仮想配線負荷
計算式決定部３ｃに記憶させておくことにより、ゲート
数１ｂ、ピンペア数１ｈ、フィードスルー数１ｊに対応
した仮想配線負荷計算式が仮想配線負荷計算式決定部３
ｃにおいて決定される。具体的には仮想配線負荷計算式
はゲート数、ピンペア数、フィードスルー数を変数とす
る関数の形で求められ、半導体集積回路全体の配線数の
みならず、配線可能領域の相違による配線容量の相違が
考慮されている。このため、実施例１よりも一層、該半
導体集積回路のレイアウト特徴を反映することが出来
る。
【００３１】仮想配線負荷計算式を決定した後のフロー
は従来の技術と全く同一である。
は従来の技術と全く同一である。
【００３２】実施例４：なお、上記実施例３では半導体
集積回路全体のフィードスルー数を半導体集積回路全体
のゲート数、ピンペア数に加味して考慮し、半導体集積
回路全体における仮想配線負荷計算式を決定したが、あ
る特定のモジュールにフィードスルーが集中する場合も
あり、モジュール単位で上記実施例３と同様な手法を用
いることにより、より実際のレイアウトに近い、仮想配
線負荷計算式を決定して実施例３より一層正確に仮想配
線負荷容量を与えることが出来る。
集積回路全体のフィードスルー数を半導体集積回路全体
のゲート数、ピンペア数に加味して考慮し、半導体集積
回路全体における仮想配線負荷計算式を決定したが、あ
る特定のモジュールにフィードスルーが集中する場合も
あり、モジュール単位で上記実施例３と同様な手法を用
いることにより、より実際のレイアウトに近い、仮想配
線負荷計算式を決定して実施例３より一層正確に仮想配
線負荷容量を与えることが出来る。
【００３３】仮想配線負荷計算式を決定した後のフロー
は従来の技術と全く同一である。
は従来の技術と全く同一である。
【００３４】実施例５：実施例５はマクロセルの集合に
おいて仮想配線容量をより正確に評価するものである。
図５はマスタースライス半導体集積回路１００において
設けられた入力バッファ（もしくは双方向バッファ）１
０ｂ、出力バッファ（もしくは双方向バッファ）１０
ｃ、及び両者の間に設けられた径路を構成しているｎ個
のマクロセル群１０ｄを示す回路図である。
おいて仮想配線容量をより正確に評価するものである。
図５はマスタースライス半導体集積回路１００において
設けられた入力バッファ（もしくは双方向バッファ）１
０ｂ、出力バッファ（もしくは双方向バッファ）１０
ｃ、及び両者の間に設けられた径路を構成しているｎ個
のマクロセル群１０ｄを示す回路図である。
【００３５】いま、マスタースライス半導体集積回路１
００の１辺の長さをＬとし、入力バッファ（もしくは双
方向バッファ）１０ｂ、出力バッファ（もしくは双方向
バッファ）１０ｃの間で、ｎ個のマクロセルに介在して
配線される配線長をｌ1 〜ｌn+1とする。一般的に、集
積回路での配線は短絡を避けるために迂回し、最短距離
で配線されることはほとんどない。よって、
００の１辺の長さをＬとし、入力バッファ（もしくは双
方向バッファ）１０ｂ、出力バッファ（もしくは双方向
バッファ）１０ｃの間で、ｎ個のマクロセルに介在して
配線される配線長をｌ1 〜ｌn+1とする。一般的に、集
積回路での配線は短絡を避けるために迂回し、最短距離
で配線されることはほとんどない。よって、
【００３６】
【数１】
【００３７】が成立すると推定される。
【００３８】そこで、仮に仮想配線負荷を求めるための
仮想配線長を、
仮想配線長を、
【００３９】
【数２】
【００４０】として与える。
【００４１】次に、実施例１〜４で示された手法によっ
て求めたこの部分の仮想配線容量と、数２で与えた仮想
配線容量とを比較する。数２で与えた仮想配線容量の方
が大きい場合には、実施例１〜４で示された手法によっ
て求めた仮想配線容量ではなく、数２で与えた仮想配線
容量を用いて評価が行われる。逆の場合には実施例１〜
４で決定された仮想配線容量を用いて評価を行う。これ
により、仮想配線容量を過少評価することが抑制され
る。
て求めたこの部分の仮想配線容量と、数２で与えた仮想
配線容量とを比較する。数２で与えた仮想配線容量の方
が大きい場合には、実施例１〜４で示された手法によっ
て求めた仮想配線容量ではなく、数２で与えた仮想配線
容量を用いて評価が行われる。逆の場合には実施例１〜
４で決定された仮想配線容量を用いて評価を行う。これ
により、仮想配線容量を過少評価することが抑制され
る。
【００４２】実施例６：仮想配線容量を評価する場合、
上記実施例５で示された手法をすべての径路に対して用
いると、処理時間の増大が考えられる。よって、評価の
対象となる径路を入力バッファ（もしくは双方向バッフ
ァ）１０ｂと出力バッファ（もしくは双方向バッファ）
１０ｃとの間にマクロセルの段数が予め設定された段数
以内である経路のみ評価を行うことで、処理の高速化を
図ることができる。
上記実施例５で示された手法をすべての径路に対して用
いると、処理時間の増大が考えられる。よって、評価の
対象となる径路を入力バッファ（もしくは双方向バッフ
ァ）１０ｂと出力バッファ（もしくは双方向バッファ）
１０ｃとの間にマクロセルの段数が予め設定された段数
以内である経路のみ評価を行うことで、処理の高速化を
図ることができる。
【００４３】
【発明の効果】以上のように、この発明によれば、ゲー
ト数のみならず、ピンペア数、フィードスルー数及び半
導体集積回路の入出力回路の間のセル段数を加味して考
慮し、半導体集積回路或いはモジュールに対してレイア
ウト前の仮想配線負荷を決定するように構成したので、
半導体集積回路の構造的特徴を反映して仮想配線容量を
評価することができる。このため、レイアウト前におい
ても、半導体集積回路のレイアウト後の特性予測が正確
に行える。
ト数のみならず、ピンペア数、フィードスルー数及び半
導体集積回路の入出力回路の間のセル段数を加味して考
慮し、半導体集積回路或いはモジュールに対してレイア
ウト前の仮想配線負荷を決定するように構成したので、
半導体集積回路の構造的特徴を反映して仮想配線容量を
評価することができる。このため、レイアウト前におい
ても、半導体集積回路のレイアウト後の特性予測が正確
に行える。
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例１を説明するフローチャート
である。
である。
【図３】この発明の実施例３を示すブロック図である。
【図４】この発明の実施例３を説明するフローチャート
である。
である。
【図５】この発明の実施例５を説明する回路図である。
【図６】従来の技術を示すブロック図である。
１ａ 半導体集積回路ネットリスト １ｂ 半導体集積回路ゲート数 ２ｃ，３ｃ 仮想配線負荷計算式決定部 １ｄ 仮想配線容量決定部 １ｅ 論理シミュレータ １ｆ テストパターン １ｇ エラー判定部 １ｈ 半導体集積回路ピンペア数 １ｉ 半導体集積回路フィードスルー数 １００ 半導体集積回路 １０ｂ 入力バッファ（もしくは双方向バッファ） １０ｃ 出力バッファ（もしくは双方向バッファ） １０ｄ マクロセル群
Claims (7)
- 【請求項１】 複数の論理回路を有し、マスタースライ
ス方式で設計される所定の半導体集積回路の個々の前記
論理回路に対して、レイアウト前に仮想配線負荷の評価
を行う方法であって、 （ａ）既に設計済でレイアウトされた他の半導体集積回
路のレイアウトデータを得る工程と、 （ｂ）前記レイアウトデータから、前記他の半導体集積
回路の配線長を求める工程と、 （ｃ）前記配線長からゲート数及びピンペア数をパラメ
ータとして仮想配線負荷計算式を求める工程と、 （ｄ）前記所定の半導体集積回路のゲート数及びピンペ
ア数を特定して前記仮想配線負荷計算式を決定する工程
と、 （ｅ）前記工程（ｄ）で決定された前記仮想配線負荷計
算式を用いて、前記所定の半導体集積回路の仮想配線負
荷容量を計算する工程と、を備える、仮想配線負荷評価
方法。 - 【請求項２】 前記工程（ｃ）において、更にフィード
スルー数をもパラメータとして前記仮想配線計算式が求
められ、 前記工程（ｄ）において、更に前記所定の半導体集積回
路のフィードスルー数をも特定して前記仮想配線負荷計
算式を決定する、請求項１記載の仮想配線負荷評価方
法。 - 【請求項３】 前記所定の半導体集積回路の前記論理回
路をその有する機能によって機能ブロックに分割し、前
記機能ブロック毎に前記仮想配線負荷計算式の決定が行
われる、請求項１又は請求項２記載の仮想配線負荷評価
方法。 - 【請求項４】 前記所定の半導体集積回路が、直列に接
続された複数の前記論理回路を有している場合、 （ｆ）前記直列に接続された前記論理回路の数をパラメ
ータとして補助仮想配線負荷容量を推定する工程と、 （ｇ）前記工程（ｅ）で計算された前記仮想配線負荷容
量と、前記工程（ｆ）で推定された補助仮想配線負荷容
量とを比較し、大きい方を用いて前記評価を行う工程
と、を更に備える、請求項１ないし請求項３のうちのい
ずれか１項に記載の仮想配線負荷評価方法。 - 【請求項５】 前記工程（ｆ）は、前記直列に接続され
た前記論理回路の数が所定の整数以下である場合にのみ
実行される、請求項４記載の仮想配線負荷評価方法。 - 【請求項６】 （ａ）複数の論理回路を有し、マスター
スライス方式で設計される所定の半導体集積回路の内部
の接続情報を保持するネットリストと、 （ｂ）ゲート数及びピンペア数をパラメータとして表さ
れる仮想配線負荷計算式を保持する仮想配線負荷計算式
保持部と、 （ｃ）前記仮想配線負荷計算式並びに前記ネットリスト
から得られるゲート数及びピンペア数を用いて仮想配線
の負荷容量を求める仮想配線容量決定部と、を備える、
仮想配線負荷評価装置。 - 【請求項７】 （ａ）複数の論理回路を有し、マスター
スライス方式で設計される所定の半導体集積回路の内部
の接続情報を保持するネットリストと、 （ｂ）ゲート数、ピンペア数及びフィードスルー数をパ
ラメータとして表される仮想配線負荷計算式を保持する
仮想配線負荷計算式保持部と、 （ｃ）前記仮想配線負荷計算式並びに前記ネットリスト
から得られるゲート数、ピンペア数及びフィードスルー
数を用いて仮想配線の負荷容量を求める仮想配線容量決
定部と、を備える、仮想配線負荷評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153344A JPH0729981A (ja) | 1993-06-24 | 1993-06-24 | 仮想配線負荷評価方法及び仮想配線負荷評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153344A JPH0729981A (ja) | 1993-06-24 | 1993-06-24 | 仮想配線負荷評価方法及び仮想配線負荷評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729981A true JPH0729981A (ja) | 1995-01-31 |
Family
ID=15560426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153344A Pending JPH0729981A (ja) | 1993-06-24 | 1993-06-24 | 仮想配線負荷評価方法及び仮想配線負荷評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19630927A1 (de) * | 1995-07-31 | 1997-02-06 | Nec Corp | Verfahren zur Berechnung einer Störlast in einer integrierten Halbleiterschaltung |
| JP2006301786A (ja) * | 2005-04-18 | 2006-11-02 | Mitsubishi Electric Corp | レイアウト適正確認装置及びプログラム |
-
1993
- 1993-06-24 JP JP5153344A patent/JPH0729981A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19630927A1 (de) * | 1995-07-31 | 1997-02-06 | Nec Corp | Verfahren zur Berechnung einer Störlast in einer integrierten Halbleiterschaltung |
| JP2006301786A (ja) * | 2005-04-18 | 2006-11-02 | Mitsubishi Electric Corp | レイアウト適正確認装置及びプログラム |
| JP4624166B2 (ja) * | 2005-04-18 | 2011-02-02 | 三菱電機株式会社 | レイアウト適正確認装置及びプログラム |
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