JP3087319B2 - タイミング検証システム - Google Patents
タイミング検証システムInfo
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- JP3087319B2 JP3087319B2 JP03039392A JP3939291A JP3087319B2 JP 3087319 B2 JP3087319 B2 JP 3087319B2 JP 03039392 A JP03039392 A JP 03039392A JP 3939291 A JP3939291 A JP 3939291A JP 3087319 B2 JP3087319 B2 JP 3087319B2
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- JP
- Japan
- Prior art keywords
- input terminal
- delay
- timing verification
- delay value
- circuit
- Prior art date
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の設計におけ
るタイミング検証システムに利用され、特に、論理回路
のスタティックタイミング検証方式に関する。
るタイミング検証システムに利用され、特に、論理回路
のスタティックタイミング検証方式に関する。
【０００２】
【従来の技術】従来、ＬＳＩ設計における機能設計およ
び論理設計段階でのタイミング検証方式は、ＬＳＩの入
力端子に対して入力された信号が出力端子へ伝搬するま
での所要時間を算出するものであり、図４に示すよう
に、特にソフトウェア上で構築された等価回路接続モデ
ルからなる回路図データ10と、ライブラリファイルとし
て格納された素子の遅延値データ20とからタイミング検
証手段30a に含まれる遅延時間算出手段32により、信号
伝搬経路の伝搬所要時間 (遅延時間値) を算出し、その
結果の計算値と設計者の希望値を比較するものである。
なお、図４において、40は出力データ、および50は処理
データを一時的に格納する補助記憶手段である。
び論理設計段階でのタイミング検証方式は、ＬＳＩの入
力端子に対して入力された信号が出力端子へ伝搬するま
での所要時間を算出するものであり、図４に示すよう
に、特にソフトウェア上で構築された等価回路接続モデ
ルからなる回路図データ10と、ライブラリファイルとし
て格納された素子の遅延値データ20とからタイミング検
証手段30a に含まれる遅延時間算出手段32により、信号
伝搬経路の伝搬所要時間 (遅延時間値) を算出し、その
結果の計算値と設計者の希望値を比較するものである。
なお、図４において、40は出力データ、および50は処理
データを一時的に格納する補助記憶手段である。
【０００３】図５はかかる従来例を説明するためのタイ
ミング検証の対象となる回路を示すブロック構成図であ
る。図５に示すように、ここでは入力端子ＩＮ１および
ＩＮ２と、出力端子ＯＵＴ１とを有し内部において素子
ＢＬＫ(5) 〜ＢＬＫ(8) を有する回路を示している。
ミング検証の対象となる回路を示すブロック構成図であ
る。図５に示すように、ここでは入力端子ＩＮ１および
ＩＮ２と、出力端子ＯＵＴ１とを有し内部において素子
ＢＬＫ(5) 〜ＢＬＫ(8) を有する回路を示している。
【０００４】また、表１は図５に用いられた各素子の遅
延値データ20を示し、表２はタイミング検証を行った結
果の出力データ40を示す。ここで、表２に示した遅延時
間は表１に示した各素子の遅延値の和となっている。な
お、これらの表中で、Ｈ０１およびＨ０２は素子の入力
端子を、Ｎ０１は素子の出力端子を表している。
延値データ20を示し、表２はタイミング検証を行った結
果の出力データ40を示す。ここで、表２に示した遅延時
間は表１に示した各素子の遅延値の和となっている。な
お、これらの表中で、Ｈ０１およびＨ０２は素子の入力
端子を、Ｎ０１は素子の出力端子を表している。
【表１】
【表２】
【表３】
【０００５】
【発明が解決しようとする課題】この従来のタイミング
検証システムにおけるタイミング検証方式では、回路内
の素子において信号伝搬経路となるべきその素子の入力
端子および出力端子間の遅延値をライブラリファイルか
ら読み出し、信号伝搬経路の遅延として足し込んでいく
方式のため、素子においてある入力端子と出力端子間の
遅延値が、他の入力端子の状態によって異なった値をと
る特殊素子の場合、その正しい遅延値の情報をシステム
上で再現することが不可能であった。
検証システムにおけるタイミング検証方式では、回路内
の素子において信号伝搬経路となるべきその素子の入力
端子および出力端子間の遅延値をライブラリファイルか
ら読み出し、信号伝搬経路の遅延として足し込んでいく
方式のため、素子においてある入力端子と出力端子間の
遅延値が、他の入力端子の状態によって異なった値をと
る特殊素子の場合、その正しい遅延値の情報をシステム
上で再現することが不可能であった。
【０００６】表３は、そのような特殊素子における遅延
値の関係の一例を示したものである。すなわち、素子Ｂ
ＬＫ(n) は、入力端子Ｈ０１と出力端子Ｎ０１間の遅延
値は入力端子Ｈ０２の論理値（Ｈｉ値、Ｌｏ値）によっ
て異なり、Ｈ０２がＨｉ値のときは最小 0.5ナノセカン
ド、最大 1.8ナノセカンド、Ｈ０２がＬｏ値のときは最
小 0.9ナノセカンド、最大 3.0ナノセカンドであること
を示している。
値の関係の一例を示したものである。すなわち、素子Ｂ
ＬＫ(n) は、入力端子Ｈ０１と出力端子Ｎ０１間の遅延
値は入力端子Ｈ０２の論理値（Ｈｉ値、Ｌｏ値）によっ
て異なり、Ｈ０２がＨｉ値のときは最小 0.5ナノセカン
ド、最大 1.8ナノセカンド、Ｈ０２がＬｏ値のときは最
小 0.9ナノセカンド、最大 3.0ナノセカンドであること
を示している。
【０００７】従来のタイミング検証方式では、表３に示
す特殊素子を扱う場合、出力端子Ｈ０２の状態を特定す
ることができず、正確な遅延値の計算を行うことができ
ない欠点があった。
す特殊素子を扱う場合、出力端子Ｈ０２の状態を特定す
ることができず、正確な遅延値の計算を行うことができ
ない欠点があった。
【０００８】本発明の目的は、かかる遅延値に複雑な条
件の付与された特殊素子が回路に使用されている場合に
も、正確に検証を行うことができるタイミング検証方式
を有する論理回路のタイミング検証システムを提供する
ことにある。
件の付与された特殊素子が回路に使用されている場合に
も、正確に検証を行うことができるタイミング検証方式
を有する論理回路のタイミング検証システムを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明は、回路図データ
と回路を構成する素子の遅延値データとを入力し、回路
の入力端子と出力端子間の信号の遅延時間を算出する遅
延時間算出手段を含むタイミング検証手段を備えた論理
回路のスタテックタイミング検証システムにおいて、
前記タイミング検証手段は、入力端子と出力端子間の遅
延値が他の入力端子の論理レベル状態によって異なる素
子を検出し、前記他の入力端子の論理レベル状態が確定
したことを判断した後、前記素子の遅延値を決定する特
殊素子遅延値決定手段を含むことを特徴とする。
と回路を構成する素子の遅延値データとを入力し、回路
の入力端子と出力端子間の信号の遅延時間を算出する遅
延時間算出手段を含むタイミング検証手段を備えた論理
回路のスタテックタイミング検証システムにおいて、
前記タイミング検証手段は、入力端子と出力端子間の遅
延値が他の入力端子の論理レベル状態によって異なる素
子を検出し、前記他の入力端子の論理レベル状態が確定
したことを判断した後、前記素子の遅延値を決定する特
殊素子遅延値決定手段を含むことを特徴とする。
【００１０】
【作用】特殊素子遅延値決定手段は、入力された素子の
遅延値が、一つの入力端子と出力端子間の遅延値が他の
入力端子の状態によって異なる特殊素子のものか、そう
でないかを検出し、特殊素子の場合には、その入力端子
の状態がどうなっているかをチェックし、その状態が確
定されていることを確認してその条件に応じた素子の遅
延値を決定し、遅延時間算出手段に渡す。
遅延値が、一つの入力端子と出力端子間の遅延値が他の
入力端子の状態によって異なる特殊素子のものか、そう
でないかを検出し、特殊素子の場合には、その入力端子
の状態がどうなっているかをチェックし、その状態が確
定されていることを確認してその条件に応じた素子の遅
延値を決定し、遅延時間算出手段に渡す。
【００１１】従って、回路内に特殊素子がある場合にも
正確に回路の遅延時間を算出でき、正確なタイミング検
証を行うことが可能となる。
正確に回路の遅延時間を算出でき、正確なタイミング検
証を行うことが可能となる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例を示すブロック構
成図である。本実施例は、回路図データ10と回路を構成
する素子の遅延値データ20とを入力し、回路の入力端子
と出力端子間の信号の遅延時間を算出する遅延時間算出
手段32を含み出力データ40を出力するタイミング検証手
段30と、補助記憶手段50とを備えた論理回路のタイミン
グ検証システムにおいて、
成図である。本実施例は、回路図データ10と回路を構成
する素子の遅延値データ20とを入力し、回路の入力端子
と出力端子間の信号の遅延時間を算出する遅延時間算出
手段32を含み出力データ40を出力するタイミング検証手
段30と、補助記憶手段50とを備えた論理回路のタイミン
グ検証システムにおいて、
【００１４】本発明の特徴とするところのタイミング検
証手段30は、入力端子と出力端子間の遅延値が他の入力
端子の状態によって異なる特殊素子を検出し、その入力
端子の状態に応じてその遅延値を決定する特殊素子遅延
値決定手段31を含んでいる。
証手段30は、入力端子と出力端子間の遅延値が他の入力
端子の状態によって異なる特殊素子を検出し、その入力
端子の状態に応じてその遅延値を決定する特殊素子遅延
値決定手段31を含んでいる。
【００１５】なおここで、例えば、回路図データ10はソ
フトウェア上で構築された等価回路接続モデルからな
り、遅延値データ20はライブラリファイルからなり、タ
イミング検証手段30はアプリケーションプログラムが走
る中央処理装置からなっている。
フトウェア上で構築された等価回路接続モデルからな
り、遅延値データ20はライブラリファイルからなり、タ
イミング検証手段30はアプリケーションプログラムが走
る中央処理装置からなっている。
【００１６】次に、本実施例の動作について図２に示す
流れ図を参照して説明する。特殊素子遅延値手段31は、
素子ごとの遅延値データ20から、その素子の遅延となる
べき候補を選出する (ステップＳ１）、次に、その選出
した遅延値には、他の入力端子が遅延に条件を与える旨
の情報が付与されているか否かを判断する（ステップＳ
２）。次に、その入力端子の状態が確定しているか否か
を判断し（ステップＳ３）、さらに確定した状態が条件
を満たしているか否か判断する（ステップＳ４）。そし
て、確定した状態と条件が満たされている場合素子の経
路およびその遅延値を決定する（ステップＳ５）。この
決定された遅延値は、遅延時間算出手段32に渡され、遅
延時間が算出される(ステップＳ６）。
流れ図を参照して説明する。特殊素子遅延値手段31は、
素子ごとの遅延値データ20から、その素子の遅延となる
べき候補を選出する (ステップＳ１）、次に、その選出
した遅延値には、他の入力端子が遅延に条件を与える旨
の情報が付与されているか否かを判断する（ステップＳ
２）。次に、その入力端子の状態が確定しているか否か
を判断し（ステップＳ３）、さらに確定した状態が条件
を満たしているか否か判断する（ステップＳ４）。そし
て、確定した状態と条件が満たされている場合素子の経
路およびその遅延値を決定する（ステップＳ５）。この
決定された遅延値は、遅延時間算出手段32に渡され、遅
延時間が算出される(ステップＳ６）。
【００１７】図３は本実施例の適用回路を示すブロック
構成図である。図３に示すように、この回路は入力端子
ＩＮ１およびＩＮ２と、出力端子ＯＵＴ１とを有し、内
部において素子ＢＬＫ(1) 〜ＢＬＫ(4) を有する回路を
示している。
構成図である。図３に示すように、この回路は入力端子
ＩＮ１およびＩＮ２と、出力端子ＯＵＴ１とを有し、内
部において素子ＢＬＫ(1) 〜ＢＬＫ(4) を有する回路を
示している。
【００１８】また、表４は図３に用いられた各素子の遅
延値データ(20)を示したものである。
延値データ(20)を示したものである。
【表４】 回路中の素子ＢＬＫ(2) は、入力端子Ｈ０１と出力端子
Ｎ０１間の遅延値が、入力端子Ｈ０２の状態によって異
なることが遅延値の条件として付与されている。なお、
ライブラリファイルには、素子ＢＬＫ(2) のＨ０２の状
態が、Ｈ０１とＮ０１の遅延を決定するという情報が与
えられる。
Ｎ０１間の遅延値が、入力端子Ｈ０２の状態によって異
なることが遅延値の条件として付与されている。なお、
ライブラリファイルには、素子ＢＬＫ(2) のＨ０２の状
態が、Ｈ０１とＮ０１の遅延を決定するという情報が与
えられる。
【００１９】ＩＮ１を始点とし、ＯＵＴ１を終点とした
場合のタイミング検証の進行を以下に示す。ただし、遅
延値はＭＡＸの値をとるものとし、開始時刻は０とす
る。
場合のタイミング検証の進行を以下に示す。ただし、遅
延値はＭＡＸの値をとるものとし、開始時刻は０とす
る。
【００２０】ＩＮ１からＨｉ値の信号が出発すると、そ
の信号は素子ＢＬＫ(2) の入力端子Ｈ０１に、Ｈｉ値と
して 1.8ナノセカンド後に到達する。一方ＩＮ１からの
Ｈｉ値の信号は素子ＢＬＫ(3) を経過後、素子ＢＬＫ
(2) の入力端子Ｈ０２にＬｏ値として到着する。
の信号は素子ＢＬＫ(2) の入力端子Ｈ０１に、Ｈｉ値と
して 1.8ナノセカンド後に到達する。一方ＩＮ１からの
Ｈｉ値の信号は素子ＢＬＫ(3) を経過後、素子ＢＬＫ
(2) の入力端子Ｈ０２にＬｏ値として到着する。
【００２１】このような場合、特殊素子遅延値決定手段
31は、まず図２のステップＳ1 で、入力端子Ｈ０１と出
力端子Ｎ０１間の遅延の候補を選出し、ステップＳ２で
条件の付与があると判断し、すなわち入力端子Ｈ０２の
状態が入力端子Ｈ０１と出力端子Ｎ０１の遅延に条件を
付与するという情報を補助記憶手段50上に与え、入力端
子Ｈ０２の状態が未定である1.8 ナノセカンドの時点で
はステップＳ３で、遅延の条件である入力端子Ｈ０２の
状態が確定してから、すなわち 1.9ナノセカンド後にな
って入力端子Ｈ０２の状態がＬｏ値と確定してから、ス
テップＳ４でライブラリファイル上の条件と照らし合わ
せ、ステップＳ５で素子ＢＬＫ(2) の入力端子Ｈ０１か
ら出力端子Ｎ０２への遅延を、入力端子Ｈ０２がＬｏ値
なので 3.0ナノセカンドであると決定する。
31は、まず図２のステップＳ1 で、入力端子Ｈ０１と出
力端子Ｎ０１間の遅延の候補を選出し、ステップＳ２で
条件の付与があると判断し、すなわち入力端子Ｈ０２の
状態が入力端子Ｈ０１と出力端子Ｎ０１の遅延に条件を
付与するという情報を補助記憶手段50上に与え、入力端
子Ｈ０２の状態が未定である1.8 ナノセカンドの時点で
はステップＳ３で、遅延の条件である入力端子Ｈ０２の
状態が確定してから、すなわち 1.9ナノセカンド後にな
って入力端子Ｈ０２の状態がＬｏ値と確定してから、ス
テップＳ４でライブラリファイル上の条件と照らし合わ
せ、ステップＳ５で素子ＢＬＫ(2) の入力端子Ｈ０１か
ら出力端子Ｎ０２への遅延を、入力端子Ｈ０２がＬｏ値
なので 3.0ナノセカンドであると決定する。
【００２２】
【発明の効果】以上説明したように、本発明は、素子に
おいてある入力端子、出力端子間の遅延に影響を与える
他の入力端子の状態を考慮して検証を進めていく手段を
有するため、正確な検証結果が得られ、また実際にはあ
りえない経路が結果として出力される危険性を防ぐこと
ができる効果がある。
おいてある入力端子、出力端子間の遅延に影響を与える
他の入力端子の状態を考慮して検証を進めていく手段を
有するため、正確な検証結果が得られ、また実際にはあ
りえない経路が結果として出力される危険性を防ぐこと
ができる効果がある。
【図１】 本発明の一実施例を示すブロック構成図。
【図２】 その動作を示す流れ図。
【図３】 本実施例の適用回路を示すブロック構成図。
【図４】 従来例を示すブロック構成図。
【図５】 従来例の適用回路を示すブロック構成図。
10 回路図データ 20 遅延値データ 30、30a タイミング検証手段 31 特殊素子遅延値決定手段 32 遅延時間算出手段 40 出力データ 50 補助記憶手段 ＢＬＫ(1) 〜ＢＬＫ(8) 素子 Ｓ１〜Ｓ６ ステップ
Claims (1)
- 【請求項１】回路図データと回路を構成する素子の遅延
値データとを入力し、回路の入力端子と出力端子間の信
号の遅延時間を算出する遅延時間算出手段を含むタイミ
ング検証手段を備えた論理回路のスタテックタイミング
検証システムにおいて、 前記タイミング検証手段は、
入力端子と出力端子間の遅延値が他の入力端子の論理レ
ベル状態によって異なる素子を検出し、前記他の入力端
子の論理レベル状態が確定したことを判断した後、前記
素子の遅延値を決定する特殊素子遅延値決定手段を含む
ことを特徴とするタイミング検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03039392A JP3087319B2 (ja) | 1991-02-07 | 1991-02-07 | タイミング検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03039392A JP3087319B2 (ja) | 1991-02-07 | 1991-02-07 | タイミング検証システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256069A JPH04256069A (ja) | 1992-09-10 |
| JP3087319B2 true JP3087319B2 (ja) | 2000-09-11 |
Family
ID=12551732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03039392A Expired - Fee Related JP3087319B2 (ja) | 1991-02-07 | 1991-02-07 | タイミング検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087319B2 (ja) |
-
1991
- 1991-02-07 JP JP03039392A patent/JP3087319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256069A (ja) | 1992-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |