JP3132655B2 - 半導体集積回路におけるクロックネットのレイアウト方法およびレイアウト装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータを利
用した半導体集積回路の自動レイアウト方法に関するも
のであり、特にクロックネットのレイアウト方法および
その装置に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路におけるクロック
ネットのレイアウト方法として、クロックツリーシンセ
シスと呼ばれる方法がある。このクロックツリーシンセ
シスで半導体集積回路におけるフリップフロップのクロ
ックネットをレイアウトする場合、レイアウト設計に先
立って、図７に示すように、クロックネットを一つのク
ロックドライバ１によって、複数のフリップフロップ３
０〜３７を駆動するようにネットリストに記述してお
き、さらに、図６に示すようにフリップフロップ３０〜
３７の配置情報を登録しておく。そして、レイアウト設
計の段階で、クロックドライバ１に接続されるフリップ
フロップの配置情報にしたがって、図８に示すようなツ
リー状のネット構成になるように、途中にバッファ、イ
ンバータなどのブロックを挿入（図８ではバッファ２
０，２１を挿入）してクロックネットを作成する。これ
によって、クロックドライバ１から各フリップフロップ
３０〜３７のクロック入力までの遅延時間差を低減して
いる。図９は図８のクロックネットに対応したレイアウ
トイメージである。この際、根元となるバッファ（以下
ルートバッファと呼ぶ）１０から、各フリップフロップ
３０〜３７までの遅延時間が等しくなるように配線を施
すことによりフリップフロップ３０〜３７のクロック入
力の遅延時間の差がさらに低減できる。

【０００３】しかし、図８を参照すると、ルートバッフ
ァ１０からフリップフロップ３０〜３７までの途中にバ
ッファ２０，２１が挿入されており、これらのバッファ
部分のブロック内遅延はクロック信号の立上りで遅延計
算した場合と立ち下がりで遅延計算した場合とで多少の
差が生じる。例えば、バッファ２０のブロック内遅延時
間が立ち上がりの場合１．０ｎｓ、立ち下がりの場合
０．６ｎｓであったとする。また、バッファ２１のブロ
ック内遅延時間が立上りの場合１．２ｎｓ、立ち下がり
の場合１．０ｎｓであったとする。さらに、バッファ２
０からフリップフロップ３０〜３３までの配線遅延が、
等遅延配線を施すことにより、各々０．５ｎｓであった
とし、バッファ２１からフリップフロップ３４〜３７ま
での配線遅延が各々０．７ｎｓであったとする。このと
き、バッファ２０の入力端子からフリップフロップ３０
〜３３までの遅延時間は立ち上がりの場合１．５ｎｓ、
立ち下がりの場合１．１ｎｓとなる。また、バッファ２
１の入力端子からフリップフロップ３４〜３７までの遅
延時間は立ち上がりの場合１．９ｎｓ、立ち下がりの場
合１．７ｎｓとなる。

【０００４】ここでルートバッファ１０からバッファ２
０および２１まで等遅延配線を行う場合、バッファ２０
以下の遅延時間として立ち上がり１．５ｎｓと立ち下が
り１．１ｎｓの平均値１．３ｎｓを用い、またバッファ
２１以下の遅延時間として立ち上がり１．９ｎｓと立ち
下がり１．７ｎｓの平均値１．８ｎｓを用いて等遅延配
線を行う。そして、この等遅延配線の結果、ルートバッ
ファ１０からバッファ２０までの配線遅延が１．５ｎｓ
となり、ルートバッファ１０からバッファ２１までの配
線遅延が１．０ｎｓとなったとすると、立ち上がり、立
ち下がりの平均値では、ルートバッファからすべてのフ
リップフロップまでの遅延時間は２．８ｎｓとなり、ク
ロックスキューは０となる。

【０００５】

【発明が解決しようとする課題】このような従来のクロ
ックネットのレイアウト方法では、立ち上がり、立ち下
がりの平均遅延時間で見ると、ルートバッファから各フ
リップフロップまでの遅延時間が等しくなり、クロック
スキューを０とすることができる。しかし、立ち上が
り、立ち下がりそれぞれで見た場合、遅延時間に差が生
じてくる。例えば、図８の例で立ち上がりの場合を見る
と、ルートバッファ１０からフリップフロップ３０〜３
３までの遅延時間は３．０ｎｓとなり、ルートバッファ
１０からフリップフロップ３４〜３７までの遅延時間は
２．９ｎｓとなり、フリップフロップ３０〜３３とフリ
ップフロップ３４〜３７とでは、０．１ｎｓの遅延時間
差を生じることになる。

【０００６】また、立ち下がりの場合について見ると、
ルートバッファ１０からフリップフロツプ３０〜３３ま
での遅延時間は２．６ｎｓとなり、ルートバッファ１０
からフリップフロツプ３４〜３７までの遅延時間は２．
７．ｎｓとなり、フリップフロップ３０〜３３とフリッ
プフロップ３４〜３７とではやはり０．１ｎｓの遅延差
を生じることになる。それぞれのフリップフロップは、
一般に立ち上がりまたは立ち下がりのどちらかで動作す
ることになるため、実際の動作では、この立ち上がりま
たは立ち下がりの遅延時間差がクロックスキューとして
発生することになる。

【０００７】そこで、本発明は半導体集積回路におい
て、クロックネットに接続されるフリップフロップがク
ロックの立ち上がりで動作するものであっても、立ち下
がりで動作するものであっても、クロックスキューが発
生しないようにクロックネットをレイアウトする方法お
よび装置を提供するものである。

【０００８】

【課題を解決するための手段】前述した本発明の課題
は、クロックネットに接続されるフリップフロップがク
ロックの立ち上がりで動作するものであるかまたは立ち
下がりで動作するものであるかを判断してクロックツリ
ーシンセシスにおける遅延時間の計算を行うことにより
解決することが出来る。本発明では、クロックネットに
接続されるフリップフロップがクロックの立ち上がりで
動作する場合には、フリップフロップのクロック入力が
立ち上がりとなる場合の遅延計算を行い、クロックネッ
トに接続されるフリップフロップがクロックの立ち下が
りで動作する場合には、フリップフロップのクロック入
力が立ち下がりとなる場合の遅延計算を行う。これによ
って、クロックネットに接続されるフリップフロップが
クロックの立ち上がりで動作するものであっても、立ち
下がりで動作するものであっても、各フリップフロップ
に入力されるクロックのスキューをなくすことが出来
る。

【０００９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について詳細に説明する。図１は本発明に
よるクロックネットのレイアウト装置のシステム構成を
示すものである。図１において、データ処理装置１はワ
ークステーションやパーソナルコンピュータ等のコンピ
ュータにより構成されている。データ処理装置１にはキ
ーボード、デジタイザ等の入力装置２が接続されてい
る。また、データ処理装置１にはＣＲＴ等の表示装置３
と、プリンタやプロッタ等の出力装置４が接続されてい
る。さらに、データ処理装置１には各種情報を格納する
ための外部記憶装置５が接続されている。

【００１０】このレイアウト装置を用いてクロックネッ
トをレイアウトする際には、レイアウトに先立って、そ
のレイアウトに必要な各種情報が外部記憶装置５に格納
される。すなわち、まず、ユーザーは、入力装置２を用
いてクロックドライバとフリップフロップとの論理的な
接続情報を入力する。１個のクロックドライバ１によっ
て８個のフリップフロップ３０〜３７を駆動するように
入力した場合には、図７に示すようになる。この接続情
報はネットリスト５ｂとして外部記憶装置５に記憶され
る。続いて、上記ネットリスト５ｂに基づいてＣＡＤに
より、各フリップフロップの位置（座標）が決定され
る。この配置は例えば図６のようになる。このフリップ
フロップの位置を示す情報はフリップフロップ配置情報
５ａとして外部記憶装置５に記憶される。

【００１１】また、ユーザーは入力装置２を用いて各フ
リップフロップがクロックの立ち上がりで動作するもの
であるのかまたは立ち下がりで動作するものであるのか
を示す情報を入力しておく。この情報はフリップフロッ
プ情報５ｃとして外部記憶装置５に記憶される。本発明
においては、同一クロックネットに接続されるフリップ
フロップは、全て立ち上がりで動作するものまたは立ち
下がりで動作するものの一方のみとする。

【００１２】以上のようにして予めフリップフロップ配
置情報５ａ、ネットリスト５ｂおよびフリップフロップ
情報５ｃを外部記憶装置５に記憶した後、データ処理装
置１は図２に示すクロックネットの自動レイアウト処理
を実行する。まず最初に、入力処理Ｓ１にて、外部記憶
装置５からフリップフロップ配置情報５ａおよびネット
リスト５ｂを取り込む。次に、フリップフロップ情報入
力処理Ｓ２にて、フリップフロップがクロックの立ち上
がりで動作するものか立ち下がりで動作するものかを定
義したフリップフロップ情報５ｃを外部記憶装置５から
取り込む。

【００１３】次に、これらの情報をもとに、フリップフ
ロップ分類処理Ｓ３にて、同一クロックネットに接続さ
れるフリップフロップが全てクロックの立ち上がりで動
作する場合または全てクロックの立ち下がりで動作する
場合に分類する。そして、次の分類判定処理Ｓ４で全て
のフリップフロップが立ち上がりで動作すると判定した
場合は、立ち上がりクロックツリーシンセシス処理Ｓ５
を実行した後、処理を終了する。また、分類判定処理Ｓ
４において、全てのフリップフロップが立ち下がりで動
作すると判定した場合は、立ち下がりクロックツリーシ
ンセシス処理Ｓ６を実行した後、処理を終了する。

【００１４】以下、立ち上がりクロックツリーシンセシ
ス処理Ｓ５および立ち下がりクロックツリーシンセシス
処理Ｓ６の処理の詳細について順番に説明する。立ち上
がりクロックツリーシンセシス処理Ｓ５では、フリップ
フロツプがクロック入力の立ち上がりで動作する場合の
遅延計算を用いて、クロックツリーシンセシスを実行す
る。例えば、入力処理Ｓ１で入力されたネットリスト５
ｂにおいて、クロック信号の接続が図７に示したもので
あって、フリップフロツプが立ち上がりで動作する場合
について説明する。

【００１５】クロックツリーシンセシスにより、図３の
ように、ルートバッファ１０とバッファ２０、２１の２
段のツリー構造で構成したとする。ルートバッファ１０
から各フリップフロップ３０〜３３までの遅延は、ルー
トバッファ１０から２段目のバッファ２０までの配線遅
延４０と、２段目のバッファ２０のブロック内遅延４１
と、２段目のバッファ２０からフリップフロップ３０〜
３３までの配線遅延４２の合計として計算される。同様
に、ルートバッファ１０から各フリップフロップ３４〜
３７までの遅延は、ルートバッファ１０から２段目のバ
ッファ２１までの配線遅延４３と、２段目のバッファ２
１のブロック内遅延４４と、２段目のバッファ２１から
フリップフロップ３４〜３７までの配線遅延４５の合計
として計算される。

【００１６】クロックツリーシンセシスでは、まず、バ
ッファ２０からフリップフロップ３０〜３３までの配線
遅延が等しくなるように等遅延配線が行なわれる。ここ
では、バッファ２０からフリップフロップ３０〜３３ま
での配線遅延時間４２が０．５ｎｓとなったとする。ま
た、バッファ２１からフリップフロップ３４〜３７まで
についても同様に配線遅延が等しくなるように等遅延配
線が行われ、その配線遅延時間４５が０．７ｎｓとなっ
たとする。次に、バッファ２０および２１のブロック内
遅延４１、４４を求める際に、フリップフロップ３０〜
３７がクロック入力の立ち上がりで動作することを考
え、そのバッファ２０および２１のブロック内遅延は、
そのバッファ２０および２１の入力が立ち上がりとなる
場合のブロック内遅延時間を求める。バッファ２０のブ
ロック内遅延時間４１が１．０ｎｓであり、バッファ２
１のブロック内遅延時間４４が１．２ｎｓであったとす
ると、バッファ２０の入力からフリップフロップ３０〜
３３のクロック入力までの遅延時間は合計で１．５ｎｓ
となり、バッファ２０の入力からフリップフロップ３４
〜３７のクロック入力までの遅延時間は合計で１．９ｎ
ｓとなる。

【００１７】したがって、ルートバッファ１０から各フ
リップフロップ３０〜３７までの遅延時間が等しくなる
ようにするためには、ルートバッファ１０からバッファ
２０までの配線遅延時間４０を、ルートバッファ１０か
らバッファ２１までの配線遅延時間４３に比べて、０．
４ｎｓ大きくするように配線を施せば良い。例えば、ル
ートバッファ１０からバッファ２１までの配線遅延時間
４０が１．０ｎｓであったとすると、バッファ１０から
バッファ２０までの配線遅延時間を１．４ｎｓとするこ
とにより、ルートバッファ１０からすべてのフリップフ
ロップ３０〜３７までの遅延時間の合計を２．９ｎｓと
することができ、各フリップフロップ間のクロックスキ
ューを０とすることができる。

【００１８】一方、立ち下がりクロックツリーシンセシ
ス処理Ｓ６では、フリップフロップがクロック入力の立
ち下がりで動作する場合の遅延計算を用いて、クロック
ツリーシンセシスを実行する。立ち上がりクロックツリ
ーシンセシス処理Ｓ５の場合と同様、ネッリスト５ｂか
ら図７に示した接続情報が入力された場合に２段のツリ
ー構造で構成した場合について説明する。図４にこのツ
リー構造を示す。ルートバッファ１０からフリップフロ
ップ３０〜３３までの遅延は、図３の場合と同様に、ル
ートバッファ１０から２段目のバッファ２０までの配線
遅延４６と、２段目のバッファ２０のブロック内遅延４
７と、２段目のバッファ２０からフリップフロツプ３０
〜３３までの配線遅延４８の合計として計算される。ま
た、ルートバッファ１０からフリップフロップ３４〜３
７までの遅延は、ルートバッファ１０から２段目のバッ
ファ２１までの配線遅延４９と、２段目のバッファ２１
のブロック内遅延５０と、２段目のバッファ２１からフ
リップフロツプ３４〜３７までの配線遅延５１の合計と
して計算される。

【００１９】このクロックツリーシンセシスでも、ま
ず、バッファ２０からフリップフロップ３０〜３３まで
の各配線遅延が等しくなるように配線が行なわれる。こ
こでの配線遅延時間が、バッファ２０からフリップフロ
ップ３０〜３３まで０．５ｎｓであったとする。また、
バッファ２１からフリップフロツプ３４〜３７までにつ
いても各配線遅延が等しくなるように等遅延配線を行な
い、その配線遅延時間が０．７ｎｓであったとする。

【００２０】ここで、この立ち下がりクロックツリーシ
ンセシス処理では、バッファ２０および２１のブロック
内遅延を求める際に、フリップフロップがクロック入力
の立ち下がりで動作することを考えて、そのバッファ２
０、２１のブロック内遅延は、そのバッファ２０、２１
の入力が立ち下がりとなる場合のブロック内遅延時間を
求める。バッファ２０のブロック内遅延時間４７が０．
６ｎｓであり、バッファ２１のブロック内遅延時間５０
が１．０ｎｓであったとすると、バッファ２０の入力か
らフリップフロップ３０〜３３のクロック入力までの遅
延時間は合計で１．１ｎｓとなり、バッファ２１の入力
からフリップフロツプ３４〜３７のクロック入力までの
遅延時間は合計で１．７ｎｓとなる。

【００２１】したがって、ルートバッファ１０から各フ
リップフロップ３０〜３７までの遅延時間が等しくなる
ようにするためには、ルートバッファ１０からバッファ
２０までの配線遅延時間４６を、ルートバッファ１０か
らバッファ２１までの配線遅延時間４９に比べて、０．
６ｎｓ大きくするように配線を施せば良い。例えば、バ
ッファ１０からバッファ２１までの配線遅延時間４９が
１．０ｎｓであったとすると、バッファ１０からバッフ
ァ２０までの配線遅延時間４６を１．６ｎｓとすること
により、ルートバッファ１０からすべてのフリップフロ
ップ３０〜３７までの遅延時間の合計を２．７ｎｓとす
ることができ、各フリップフロップ間のクロックスキュ
ーを０とすることができる。

【００２２】このように、図２に示した処理を実行する
ことで、図９に示したようなクロックネットの自動レイ
アウトが実現される。このレイアウト情報は、クロック
ネット配線以外の信号配線のレイアウト設計などに備え
て外部記憶装置５に格納される。また、このレイアウト
されたクロックネットのイメージは表示装置３によりモ
ニタすることが出来る。以上、二段のバッファを使用し
てクロックツリーを構成した場合の立ち上がりおよび立
ち下がりクロックツリーシンセシス処理について説明し
た。次に、図５に示すように二段のインバータを使用し
てクロックツリーを構成した場合のクロックツリーシン
セシス処理について説明する。

【００２３】フリップフロップ３０〜３７がクロック入
力の立ち上がりで動作する場合、２段目のインバータ２
２および２３の入力は反転するために立ち下がりとなる
から、その場合のブロック内遅延５３、５６を計算す
る。すなわち、ルートのインバータ１１から２段目のイ
ンバータ２２までの配線遅延５２と、２段目のインバー
タ２２の入力が立ち下がりとなった場合のブロック内遅
延５３と、インバータ２２からフリップフロップ３０〜
３３までの配線遅延５４とを合計した遅延計算を行うと
共に、ルートのインバータ１１から２段目のインバータ
２３までの配線遅延５５と、２段目のインバータ２３の
入力が立ち下がりとなった場合のブロック内遅延５６
と、インバータ２３からフリップフロップ３４〜３７ま
での配線遅延５７とを合計した遅延計算を行ないなが
ら、クロックツリーシンセシスによりクロック信号伝送
路の配線を行う。

【００２４】同様に、フリップフロップ３０〜３７がク
ロック入力の立ち下がりで動作する場合には、２段目の
インバータ２２、２３のブロック内遅延は、そのインバ
ータ２２、２３の入力が立ち上がりとなる場合のブロッ
ク内遅延計算を用いて、クロックツリーシンセシスによ
りクロック信号伝送路の配線を行う。

【００２５】

【発明の効果】以上説明したように、本発明ではフリッ
プフロップがクロックの立ち上がりで動作するものであ
るかまたは立ち下がりで動作するものであるかに応じ
て、それぞれクロックツリーシンセシスの遅延時間を計
算するので、フリップフロップがクロックの立ち上がり
で動作するものであっても立ち下がりで動作するもので
あっても、クロックスキューを低減すること可能とな
る。

【図面の簡単な説明】

【図１】本発明によるクロックネットのレイアウト装置
のシステム構成を示す図である。

【図２】本発明によるクロックネットの自動レイアウト
処理を示すフローチャートである。

【図３】本発明による立ち上がりクロックツリーシンセ
シスでの遅延計算を説明するため図である。

【図４】本発明による立ち下がりクロックツリーシンセ
シスでの遅延計算を説明するための図である。

【図５】本発明においてインバータを使用してクロック
ツリーを構成した場合のネット接続を示す図である。

【図６】フリップフロップの配置情報を登録する際の様
子を説明する図である。

【図７】クロックツリーシンセシスに入力するクロック
ネットの接続を示す図である。

【図８】従来のクロックツリーシンセシスでの遅延計算
を説明するための図である。

【図９】クロックツリーシンセシスによりレイアウトさ
れたクロックネットのイメージを示す図である。

【符号の説明】

５ａ フリップフロップ配置情報 ５ｂ ネットリスト ５ｃ フリップフロップ情報 Ｓ１ フリップフロップ配置情報およびネットリストの
入力処理 Ｓ２ フリップフロップ情報入力処理 Ｓ３ フリップフロップ分類処理 Ｓ４ フリップフロップ分類判定処理 Ｓ５ 立ち上がりクロックツリーシンセシス処理 Ｓ６ 立ち下がりクロックツリーシンセシス処理

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路におけるクロックネット
   のレイアウト方法であって、 前記クロックネットに接続されるフリップフロップがク
   ロックの立ち上がりで動作するものであるかまたは立ち
   下がりで動作するものであるかを判断してクロックツリ
   ーシンセシスにおける遅延時間の計算を行うことを特徴
   とする半導体集積回路におけるクロックネットのレイア
   ウト方法。
2. 【請求項２】 （１）前記クロックネットに接続される
   フリップフロップがクロックの立ち上がりで動作するも
   のであるかまたは立ち下がりで動作するものであるかを
   判断する判断処理手順と、 （２）前記フリップフロップのクロック入力が立ち上が
   りとなる場合のクロックの遅延時間の計算を行う第１の
   クロックツリーシンセシス処理手順と、 （３）前記フリップフロップのクロック入力が立ち下が
   りとなる場合のクロックの遅延時間の計算を行う第２の
   クロックツリーシンセシス処理手順と、 を備え、 前記判断処理手順の結果に応じて前記第１または第２の
   クロックツリーシンセシス処理手順の一方を選択的に実
   行することを特徴とする請求項１記載の半導体集積回路
   におけるクロックネットのレイアウト方法。
3. 【請求項３】 半導体集積回路におけるクロックネット
   のレイアウト装置であって、 前記クロックネットに接続されるフリップフロップがク
   ロックの立ち上がりで動作するものであるかまたは立ち
   下がりで動作するものであるかを判断してクロックツリ
   ーシンセシス処理を実行するデータ処理手段を備えるこ
   とを特徴とするクロックネットのレイアウト装置。
4. 【請求項４】 （１）前記クロックネットに接続される
   フリップフロップの配置情報を記憶する第１の記憶手段
   と、 （２）前記クロックネットに接続されるフリップフロッ
   プの接続情報を記憶する第２の記憶手段と、 （３）前記クロックネットに接続されるフリップフロッ
   プがクロックの立ち上がりで動作するものであるかまた
   は立ち下がりで動作するものであるかを示すフリップフ
   ロップ情報を記憶する第３の記憶手段と、 をさらに備え、 前記前記データ処理手段は前記第１〜第３の記憶手段の
   出力を用いてクロックツリーシンセシス処理を実行する
   ことを特徴とする請求項３記載のクロックネットのレイ
   アウト装置。