JP2737490B2 - 論理回路最適化処理方法 - Google Patents
論理回路最適化処理方法Info
- Publication number
- JP2737490B2 JP2737490B2 JP3317220A JP31722091A JP2737490B2 JP 2737490 B2 JP2737490 B2 JP 2737490B2 JP 3317220 A JP3317220 A JP 3317220A JP 31722091 A JP31722091 A JP 31722091A JP 2737490 B2 JP2737490 B2 JP 2737490B2
- Authority
- JP
- Japan
- Prior art keywords
- slack
- circuit
- delay time
- integrated
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、計算機による論理回路
の自動設計において、信号伝播遅延時間の制約を満足す
るように回路変更を自動処理するための、論理回路最適
化処理方法に関する。
の自動設計において、信号伝播遅延時間の制約を満足す
るように回路変更を自動処理するための、論理回路最適
化処理方法に関する。
【０００２】
【従来の技術】計算機による論理回路の自動設計処理に
おいて、回路の信号伝播の遅延時間を見積もる計算を行
い、所要の遅延時間制約を越える部分がある場合には、
所定の方法で回路を変更して、遅延時間を改善すること
を試みる処理が行われる。
おいて、回路の信号伝播の遅延時間を見積もる計算を行
い、所要の遅延時間制約を越える部分がある場合には、
所定の方法で回路を変更して、遅延時間を改善すること
を試みる処理が行われる。
【０００３】図２はそのような遅延時間に基づく回路最
適化の処理の一例を示し、論理回路データ１と遅延時間
制約情報２を与えられて、処理の遅延時間計算部３は、
論理回路データ１に基づいて所要のパス上の各入出力ピ
ンにおける遅延時間を計算する。
適化の処理の一例を示し、論理回路データ１と遅延時間
制約情報２を与えられて、処理の遅延時間計算部３は、
論理回路データ１に基づいて所要のパス上の各入出力ピ
ンにおける遅延時間を計算する。
【０００４】スラック計算部４は、各入出力ピンにおけ
る遅延時間制約として、遅延時間制約情報２及びそれか
ら算出する値を、各該当ピンに割り当て、計算した遅延
時間との差として、いわゆるスラックを求める。
る遅延時間制約として、遅延時間制約情報２及びそれか
ら算出する値を、各該当ピンに割り当て、計算した遅延
時間との差として、いわゆるスラックを求める。
【０００５】スラックは、遅延時間制約の値から計算値
を減じた差であり、その場合にある入力ピンの前段の出
力ピンのスラックには、その入力ピンのスラック値を採
るように遡行して求めるが、１つの出力ピンが複数の入
力ピンとの接続を持つ、いわゆるマルチ・ファンアウト
の個所では、ファンアウト先の入力ピンのスラックの中
で最小の値を出力ピンのスラックとする。
を減じた差であり、その場合にある入力ピンの前段の出
力ピンのスラックには、その入力ピンのスラック値を採
るように遡行して求めるが、１つの出力ピンが複数の入
力ピンとの接続を持つ、いわゆるマルチ・ファンアウト
の個所では、ファンアウト先の入力ピンのスラックの中
で最小の値を出力ピンのスラックとする。
【０００６】このようにスラックはスラックが負で小さ
い（即ち負で絶対値が大きい）程、所要の遅延時間に対
する違反（時間超過）量が大きく、スラックが負でなけ
れば（０又は正であれば）遅延時間として問題が無いこ
とを示すことになる。
い（即ち負で絶対値が大きい）程、所要の遅延時間に対
する違反（時間超過）量が大きく、スラックが負でなけ
れば（０又は正であれば）遅延時間として問題が無いこ
とを示すことになる。
【０００７】図３〜図４は回路の一例によりスラックの
計算を説明する図である。図３は回路の一例であり、長
方形枠で示す各回路ブロックには、各枠内に示す数値の
遅延時間があるとし、左端の入力ピンI1〜I9と、右端の
最終段の出力ピンO1〜O3には、それぞれ括弧内に示す遅
延時間制約値が指定されているものとする。
計算を説明する図である。図３は回路の一例であり、長
方形枠で示す各回路ブロックには、各枠内に示す数値の
遅延時間があるとし、左端の入力ピンI1〜I9と、右端の
最終段の出力ピンO1〜O3には、それぞれ括弧内に示す遅
延時間制約値が指定されているものとする。
【０００８】そこで入力側から各ブロックの遅延時間を
積算していくことにより、図４(a)において各入出力ピ
ン位置に示す遅延時間が算出される。又出力側の遅延時
間制約と各回路ブロックの遅延時間をもとに、入力側に
順次遡及して中間の入力ピン位置の遅延時間制約を求め
ると、それぞれ括弧内に示す値が制約値となる。
積算していくことにより、図４(a)において各入出力ピ
ン位置に示す遅延時間が算出される。又出力側の遅延時
間制約と各回路ブロックの遅延時間をもとに、入力側に
順次遡及して中間の入力ピン位置の遅延時間制約を求め
ると、それぞれ括弧内に示す値が制約値となる。
【０００９】その結果、制約値から遅延時間を減じた差
として各入力ピンのスラックを求め、又入力ピンのスラ
ックを前記のように前段の出力ピンに反映させることに
より図４(b) にそれぞれ「遅延時間／スラック」の形式
で示す結果が得られる。
として各入力ピンのスラックを求め、又入力ピンのスラ
ックを前記のように前段の出力ピンに反映させることに
より図４(b) にそれぞれ「遅延時間／スラック」の形式
で示す結果が得られる。
【００１０】次に遅延時間制約違反判定部５で、スラッ
クの負か否かにより違反を判定し、負のスラックがなけ
れば、遅延時間に関して最適化の必要が無く、負のスラ
ックがあれば、以下のように回路変更を実行する。
クの負か否かにより違反を判定し、負のスラックがなけ
れば、遅延時間に関して最適化の必要が無く、負のスラ
ックがあれば、以下のように回路変更を実行する。
【００１１】その場合に、先ずクリティカル・パス検索
部６で、スラックの値によってクリティカル・パスを求
める。即ちスラックが最小のピンからなるパスをクリテ
ィカル・パスとして検出する。
部６で、スラックの値によってクリティカル・パスを求
める。即ちスラックが最小のピンからなるパスをクリテ
ィカル・パスとして検出する。
【００１２】図４の例の場合に、(b) に極太線で示すの
がクリティカル・パスであり、前記のようなスラックの
求め方から、各クリティカル・パス上の各ピンのスラッ
クはすべて同じ値となる。
がクリティカル・パスであり、前記のようなスラックの
求め方から、各クリティカル・パス上の各ピンのスラッ
クはすべて同じ値となる。
【００１３】次に、回路変換部７において、クリティカ
ル・パスの遅延時間を改善するために、クリティカル・
パス上の接続を削除し、そこに削除したピンよりも遅延
時間の小さいピンを接続し、又複数ファンアウトのピン
の場合にファンアウト数を削減する等の回路変換を、例
えばトランスダクション法 (Saburo Muroga, et al.,"T
he Transduction Method - Design of Logic Networks
Based on PermissibleFunctions",IEEE Trans. Compu
t.,vol.C-38,pp.1404-1424,Oct.1989 参照）の回路変換
技法を使用して代替回路を生成することによって実行す
る。
ル・パスの遅延時間を改善するために、クリティカル・
パス上の接続を削除し、そこに削除したピンよりも遅延
時間の小さいピンを接続し、又複数ファンアウトのピン
の場合にファンアウト数を削減する等の回路変換を、例
えばトランスダクション法 (Saburo Muroga, et al.,"T
he Transduction Method - Design of Logic Networks
Based on PermissibleFunctions",IEEE Trans. Compu
t.,vol.C-38,pp.1404-1424,Oct.1989 参照）の回路変換
技法を使用して代替回路を生成することによって実行す
る。
【００１４】その結果、回路を変更して遅延時間の再評
価が必要かを、回路変換判定部８で判定し、必要な場合
には遅延時間計算部３の処理に戻り、所要の遅延時間を
得るか、回路変換部７で回路の変換の余地が無いと判断
するまで、以上の処理を繰り返す。
価が必要かを、回路変換判定部８で判定し、必要な場合
には遅延時間計算部３の処理に戻り、所要の遅延時間を
得るか、回路変換部７で回路の変換の余地が無いと判断
するまで、以上の処理を繰り返す。
【００１５】
【発明が解決しようとする課題】以上の処理では、クリ
ティカル・パスの遅延時間の改善のみに着目し、クリテ
ィカル・パス上の接続削除ピンの選択順については特に
考慮せず、例えば関連するデータの配列順に処理する。
ティカル・パスの遅延時間の改善のみに着目し、クリテ
ィカル・パス上の接続削除ピンの選択順については特に
考慮せず、例えば関連するデータの配列順に処理する。
【００１６】しかし、ファンアウト数の多い部分を改善
すれば、同時に遅延時間が改善されるパスが多くなり有
利である。他方ファンアウトの少ない接続ほど、その部
分を削除できれば、その結果不要になる回路ブロックを
生じる可能性が高く、回路配置に必要な面積の増加を抑
制できる（遅延時間の改善は、一般に回路の増加を必要
とする傾向がある）ので、処理対象の選択順に適当な優
先順位を設けることが望ましい。
すれば、同時に遅延時間が改善されるパスが多くなり有
利である。他方ファンアウトの少ない接続ほど、その部
分を削除できれば、その結果不要になる回路ブロックを
生じる可能性が高く、回路配置に必要な面積の増加を抑
制できる（遅延時間の改善は、一般に回路の増加を必要
とする傾向がある）ので、処理対象の選択順に適当な優
先順位を設けることが望ましい。
【００１７】本発明は、回路変換の処理対象ピンの選択
順に、適切な優先順位を設けて、回路面積の増大を抑え
且つ効率の良い回路変換の可能性を増加するようにした
論理回路最適化処理方法を目的とする。
順に、適切な優先順位を設けて、回路面積の増大を抑え
且つ効率の良い回路変換の可能性を増加するようにした
論理回路最適化処理方法を目的とする。
【００１８】
【課題を解決するための手段】図１は、本発明の構成を
示す処理の流れ図である。図は論理回路最適化処理方法
の構成であって、回路ブロックを接続してなる論理回路
を表す所与の論理回路データ１に基づいて、信号伝播の
遅延時間を計算し（処理３）、所与の各遅延時間制約２
から、該計算した各遅延時間を減じた差をスラックとし
て（処理４）、該スラックの大きさに基づくクリティカ
ル・パスを検出し（処理５、６）、該クリティカル・パ
スについて遅延時間を短縮するように所定の回路変更を
行い、該回路変更のために所要の該回路ブロックの所要
の入力ピンを削除する（処理７、８）処理における処理
方法である。
示す処理の流れ図である。図は論理回路最適化処理方法
の構成であって、回路ブロックを接続してなる論理回路
を表す所与の論理回路データ１に基づいて、信号伝播の
遅延時間を計算し（処理３）、所与の各遅延時間制約２
から、該計算した各遅延時間を減じた差をスラックとし
て（処理４）、該スラックの大きさに基づくクリティカ
ル・パスを検出し（処理５、６）、該クリティカル・パ
スについて遅延時間を短縮するように所定の回路変更を
行い、該回路変更のために所要の該回路ブロックの所要
の入力ピンを削除する（処理７、８）処理における処理
方法である。
【００１９】積算スラックを設けて、各該回路ブロック
の出力ピンの該積算スラックを、最終段の該回路ブロッ
クについては当該出力ピンの該スラックの値とし、最終
段以外の該回路ブロックについては当該出力ピンのファ
ンアウト先のすべての該入力ピンの該積算スラック値の
和とする（処理10）。
の出力ピンの該積算スラックを、最終段の該回路ブロッ
クについては当該出力ピンの該スラックの値とし、最終
段以外の該回路ブロックについては当該出力ピンのファ
ンアウト先のすべての該入力ピンの該積算スラック値の
和とする（処理10）。
【００２０】又、各該回路ブロックで負の該スラックを
持つ各該入力ピンの該積算スラックを、当該回路ブロッ
クの該出力ピンの該積算スラックの値とし、その他の該
入力ピンの該積算スラックを０とする。
持つ各該入力ピンの該積算スラックを、当該回路ブロッ
クの該出力ピンの該積算スラックの値とし、その他の該
入力ピンの該積算スラックを０とする。
【００２１】該積算スラックが小さい順であって、接続
する出力ピンのファンアウトが少ない順に、該入力ピン
に順位を付与し（処理11）、該順位を、該入力ピンを削
除する該回路変更処理のために、削除対象を選択する優
先順位として使用する。
する出力ピンのファンアウトが少ない順に、該入力ピン
に順位を付与し（処理11）、該順位を、該入力ピンを削
除する該回路変更処理のために、削除対象を選択する優
先順位として使用する。
【００２２】
【作用】本発明の方法により、積算スラックが求められ
る。積算スラックはその絶対値が大きい程、該当部分を
改善すれば、クリティカル・パスを含むより多くのパス
について同時に遅延時間を改善できる可能性があること
を示すので、クリティカル・パス上のピンについて、積
算スラックが大きい順に取り上げて、削除処理を試みる
のがよい。
る。積算スラックはその絶対値が大きい程、該当部分を
改善すれば、クリティカル・パスを含むより多くのパス
について同時に遅延時間を改善できる可能性があること
を示すので、クリティカル・パス上のピンについて、積
算スラックが大きい順に取り上げて、削除処理を試みる
のがよい。
【００２３】又、ファンアウトが少ない程、その出力ピ
ンに接続するピンを削除すれ回路変換を行えば、その出
力の回路ブロックが不要になる可能性が大きく、遅延時
間改善のために増大しがちな回路面積の増加を抑止でき
る可能性があるので、積算スラックの大きさが同じピン
の間では、ファンアウトの少ない出力ピンに接続する部
分を優先して処理対象とするのがよい。
ンに接続するピンを削除すれ回路変換を行えば、その出
力の回路ブロックが不要になる可能性が大きく、遅延時
間改善のために増大しがちな回路面積の増加を抑止でき
る可能性があるので、積算スラックの大きさが同じピン
の間では、ファンアウトの少ない出力ピンに接続する部
分を優先して処理対象とするのがよい。
【００２４】以上により、回路面積の増大を抑え且つ効
率の良い回路変換の可能性を増加することが期待でき
る。
率の良い回路変換の可能性を増加することが期待でき
る。
【００２５】
【実施例】図１において、遅延時間計算部３から遅延時
間制約違反判定部５までの処理は従来と全く同様でよ
い。遅延時間制約に違反するパスがあった場合に、積算
スラック計算部10の処理によって積算スラックを求め
る。
間制約違反判定部５までの処理は従来と全く同様でよ
い。遅延時間制約に違反するパスがあった場合に、積算
スラック計算部10の処理によって積算スラックを求め
る。
【００２６】この計算は、先ず最終段の各回路ブロック
の出力ピンでは、スラックをそのまま積算スラックとす
る。次にその積算スラックの値を、当該各回路ブロック
の各入力ピンの積算スラックとする。但し以上におい
て、スラックの値が負でないピンについては、すべて積
算スラックを０にするものとし、以下においても同様で
ある。
の出力ピンでは、スラックをそのまま積算スラックとす
る。次にその積算スラックの値を、当該各回路ブロック
の各入力ピンの積算スラックとする。但し以上におい
て、スラックの値が負でないピンについては、すべて積
算スラックを０にするものとし、以下においても同様で
ある。
【００２７】以下順次前段の方向に積算スラックを求め
ていくものとし、入力ピンについて求めた積算スラック
の値を、前段の同じ出力ピンに接続する全入力ピンにつ
いて積算した総和を、その出力ピンの積算スラックと
し、その回路ブロックの入力ピンの積算スラックは前記
のように出力ピンの値をそのまま継承する。
ていくものとし、入力ピンについて求めた積算スラック
の値を、前段の同じ出力ピンに接続する全入力ピンにつ
いて積算した総和を、その出力ピンの積算スラックと
し、その回路ブロックの入力ピンの積算スラックは前記
のように出力ピンの値をそのまま継承する。
【００２８】前記図３に示した回路について、図４(b）
のように求めたスラックから、以上のようにして積算ス
ラックを求めた結果を図５(c）に示す。図５には各ピン
位置の値を「遅延時間／スラック／積算スラック」の形
で示す。
のように求めたスラックから、以上のようにして積算ス
ラックを求めた結果を図５(c）に示す。図５には各ピン
位置の値を「遅延時間／スラック／積算スラック」の形
で示す。
【００２９】次にクリティカル・パス検索部６で、前記
と同様にクリティカル・パスを検索し、次にクリティカ
ル・パス順序設定部11の処理でクリティカル・パスにつ
いて優先順位を与える。
と同様にクリティカル・パスを検索し、次にクリティカ
ル・パス順序設定部11の処理でクリティカル・パスにつ
いて優先順位を与える。
【００３０】この処理は、クリティカル・パス上の入力
ピンで積算スラックの小さい程優先順位を高くし、同じ
積算スラックについては、接続する出力ピンのファンア
ウト数が少ないものを高い優先順位にする。
ピンで積算スラックの小さい程優先順位を高くし、同じ
積算スラックについては、接続する出力ピンのファンア
ウト数が少ないものを高い優先順位にする。
【００３１】以上の論理により、図５(c)に示す回路の
スラック及び積算スラックから、(d)の結果を得る。図
５(d）にはクリティカル・パスを前記と同様に極太線で
示し、各ピン位置に示す丸付き数字で優先順位（１が最
も高い優先順位で、２、３と順次低くなるものとする）
を表している。
スラック及び積算スラックから、(d)の結果を得る。図
５(d）にはクリティカル・パスを前記と同様に極太線で
示し、各ピン位置に示す丸付き数字で優先順位（１が最
も高い優先順位で、２、３と順次低くなるものとする）
を表している。
【００３２】回路変換部７は、前記従来と同様にしてク
リティカル・パスの回路変換を試みるが、但しその処理
で回路変換における削除ピンを選択する場合に、クリテ
ィカル・パス順序設定部11が設定した優先順位に従って
ピンを選ぶ。
リティカル・パスの回路変換を試みるが、但しその処理
で回路変換における削除ピンを選択する場合に、クリテ
ィカル・パス順序設定部11が設定した優先順位に従って
ピンを選ぶ。
【００３３】回路変換判定部８はその結果を従来のよう
に判定して、遅延時間再評価が必要な場合は遅延時間計
算部３に戻る。
に判定して、遅延時間再評価が必要な場合は遅延時間計
算部３に戻る。
【００３４】
【発明の効果】以上の説明から明らかなように本発明に
よれば、計算機による論理回路の自動設計処理におい
て、回路変換の処理対象ピンの選択順に、適切な優先順
位を設けて、回路面積の増大を抑え且つ効率の良い回路
変換の可能性を増加できるという著しい工業的効果があ
る。
よれば、計算機による論理回路の自動設計処理におい
て、回路変換の処理対象ピンの選択順に、適切な優先順
位を設けて、回路面積の増大を抑え且つ効率の良い回路
変換の可能性を増加できるという著しい工業的効果があ
る。
【図１】 本発明の構成を示す処理の流れ図
【図２】 従来の処理の流れを示す図
【図３】 回路例を示す図（その１）
【図４】 回路例を示す図（その２）
【図５】 回路例を示す図（その３）
１ 論理回路データ ２ 遅延時間制約情報 ３ 遅延時間計算部 ４ スラック計算部 ５ 遅延時間制約違反判定部 ６ クリティカル・パス検索部 ７ 回路変換部 ８ 回路変換判定部 10 積算スラック計算部 11 クリティカル・パス順序設定部
Claims (1)
- 【請求項１】 回路ブロックを接続してなる論理回路を
表す所与の論理回路データ(1)に基づいて、信号伝播の
遅延時間を計算し、所与の各遅延時間制約(2)から、該
計算した各遅延時間を減じた差をスラックとして(4、
5)、該スラックの大きさに基づくクリティカル・パスを
検出し(6) 、該クリティカル・パスについて遅延時間を
短縮するように所定の回路変更を行い、該回路変更のた
めに所要の該回路ブロックの所要の入力ピンを削除する
処理(7、8)において、 積算スラックを設けて、各該回路ブロックの出力ピンの
該積算スラックを、最終段の該回路ブロックについては
当該出力ピンの該スラックの値とし、最終段以外の該回
路ブロックについては当該出力ピンのファンアウト先の
すべての該入力ピンの該積算スラック値の和とし、 各該回路ブロックで負の該スラックを持つ各該入力ピン
の該積算スラックを、当該回路ブロックの該出力ピンの
該積算スラックの値とし、その他の該入力ピンの該積算
スラックを０とし(10)、 該積算スラックが小さい順であって、接続する出力ピン
のファンアウトが少ない順に、該入力ピンに順位を付与
し(11)、 該順位を、該入力ピンを削除する該回路変更処理のため
に、削除対象を選択する優先順位として使用する(7) よ
うに構成されていることを特徴とする論理回路最適化処
理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317220A JP2737490B2 (ja) | 1991-12-02 | 1991-12-02 | 論理回路最適化処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317220A JP2737490B2 (ja) | 1991-12-02 | 1991-12-02 | 論理回路最適化処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151310A JPH05151310A (ja) | 1993-06-18 |
| JP2737490B2 true JP2737490B2 (ja) | 1998-04-08 |
Family
ID=18085820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317220A Expired - Lifetime JP2737490B2 (ja) | 1991-12-02 | 1991-12-02 | 論理回路最適化処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737490B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3992947B2 (ja) | 2001-06-22 | 2007-10-17 | 富士通株式会社 | 論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム |
| US7555740B2 (en) * | 2007-02-27 | 2009-06-30 | International Business Machines Corporation | Method and system for evaluating statistical sensitivity credit in path-based hybrid multi-corner static timing analysis |
-
1991
- 1991-12-02 JP JP3317220A patent/JP2737490B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05151310A (ja) | 1993-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6988255B2 (en) | Generation of refined switching windows in static timing analysis | |
| US5734917A (en) | System for producing combination circuit to satisfy prescribed delay time by deleting selected path gate and allowing to perform the permissible function for initial circuit | |
| US7707530B2 (en) | Incremental timing-driven, physical-synthesis using discrete optimization | |
| US6920625B2 (en) | Method and apparatus for optimum transparent latch placement in a macro design | |
| EP1192559B1 (en) | Updating placement during technology mapping | |
| JP2002083001A (ja) | 論理回路の設計方法及びそれに使用するセルライブラリ | |
| US6604232B2 (en) | High-level synthesis method and storage medium storing the same | |
| US6460166B1 (en) | System and method for restructuring of logic circuitry | |
| US6230302B1 (en) | Method and system for performing timing analysis on an integrated circuit design | |
| US7191417B1 (en) | Method and apparatus for optimization of digital integrated circuits using detection of bottlenecks | |
| JP2737490B2 (ja) | 論理回路最適化処理方法 | |
| JP2001338006A (ja) | 論理自動設計支援方法および装置 | |
| US6282695B1 (en) | System and method for restructuring of logic circuitry | |
| JP2924464B2 (ja) | 論理合成手法 | |
| CN110166362B (zh) | 一种基于节点筛选的服务功能图低时延映射方法 | |
| JP4268694B2 (ja) | 配線処理方法及び配線処理装置並びに配線処理プログラム用記録媒体 | |
| JP3004589B2 (ja) | パストランジスタ論理設計方法 | |
| JP2970227B2 (ja) | 多段論理最適化装置 | |
| JP3693846B2 (ja) | 論理合成システムならびに同システムにおける遅延最適化方法 | |
| JP3132655B2 (ja) | 半導体集積回路におけるクロックネットのレイアウト方法およびレイアウト装置 | |
| JP3766234B2 (ja) | ネットワークにおける遅延改善箇所特定処理方法およびその装置，並びにそのプログラムの記録媒体 | |
| WO2020166084A1 (ja) | 情報処理装置、情報処理方法及び情報処理プログラム | |
| JPH06310601A (ja) | レイアウト設計方法 | |
| JPH05343522A (ja) | レイアウト設計方法 | |
| JP6428207B2 (ja) | 設計方法、設計装置及びプログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |