JP2624135B2 - タイミング解析方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路のタイミング解
析方法のうち静的パス解析方法に関し、特に動作クロッ
ク周期が全体回路のクロック周期の正整数倍でありかつ
元のクロック周期の回路に出力が接続される部分回路を
含む全体回路のタイミング解析方法に関する。

【０００２】

【従来の技術】従来のタイミング解析方法のうち特定の
パスの信号変化時刻を求める方法として、論理接続記述
で表現された全体回路と、その記述中最下レベルの単位
回路の遅延情報及びタイミング情報と、単位回路以外の
配線等による遅延情報とを使用して行う方法を、テスト
パターン（または「テストベクトル」ともいう）を使用
して解析を行う論理シミュレータ等の動的パス解析に対
して、静的パス解析という。

【０００３】タイミング解析においては、入力データと
しては、ネットリスト、解析始点、解析終点が入力され
る。

【０００４】ここで、ネットリストとは、ライブラリ中
において、遅延、タイミング条件が定義された“単位回
路”を最下位レベルのブロックとして論理回路の接続を
記述した論理接続記述である。

【０００５】解析始点とは、クロック始点とデータ始点
とから成り、クロック始点は、始点名、波形（周期、立
上り時刻、立下り時刻）を含み、データ始点は、始点
名、データ変化時刻（但し１点のみ、周期性なし）を含
む。

【０００６】解析終点としては、遅延解析の場合は任意
の点が指定され、タイミング解析の場合は、例えばフリ
ップフロップ等の単位回路のうちタイミング条件がライ
ブラリに記述されている端子（例えば、クロック、デー
タ、セット、リセット等）が指定される。

【０００７】単位回路とは、タイミング解析ツールが扱
う最下位レベルの部分回路であって、そのデータ（例え
ば遅延、論理等）がライブラリに定義されている回路素
子をいう。

【０００８】パスに含まれる単位回路の基本遅延をＤ
ｂ、単位回路の入力端子の遅延をＤｉ、出力遅延をＤ
ｏ、次の単位回路までの配線遅延をＤｎとする。

【０００９】図６を参照して、単位回路と遅延を説明す
る。

【００１０】基本遅延Ｄｂは、入力波形なまりがなく、
出力負荷容量が零のときの単位回路の入力端子から出力
端子への遅延である。

【００１１】Ｄｉは、入力波形なまりにより発生する遅
延である。

【００１２】Ｄｏは、出力負荷容量（Ｄｎ分を除く）に
より発生する遅延である。

【００１３】Ｄｎは、配線により発生する遅延である。
なお、Ｄｏ、Ｄｉとの分配方法はシステム仕様で定義さ
れる。

【００１４】このとき指定されたパス遅延時間Ｄｐは、 Ｄｐ＝Σ（Ｄｉ＋Ｄｂ＋Ｄｏ＋Ｄｎ） … (1) で表される。

【００１５】ここでΣは、解析対象のパスに沿った全て
の単位回路についての合計を表わしている。

【００１６】静的パス解析は、テストパターンを使用せ
ずにパスの信号伝達時間を求めるため、動的パス解析に
ない以下の特徴を持ち、タイミング解析に有効な方法と
されている。

【００１７】１．全体回路か部分回路かの違いによって
与える情報量の差異が小さいため、解析対象の自由度が
大きい。

【００１８】２．テストパターン設計前の回路設計の初
期段階において設計完了後と同一の精度でタイミング解
析が実行可能。

【００１９】３．全ての動作可能性の組み合わせに対し
て解析可能なため、テストパターンを使用した場合に生
じ得る未検出故障の可能性による検証信頼性の低下がな
い。

【００２０】４．前記項目３と同じ理由により、故障検
出率向上のための設計作業を行う前に検証の実行が可能
なため、論理設計の時間短縮が可能である。

【００２１】５．マスクレイアウトにより配線長等の遅
延情報が確定した後も、同様に短い検証時間で実行でき
るため、開発全体の時間短縮が可能である。

【００２２】また、静的パス解析は、実使用状態での全
てのタイミング解析に対して上記特徴が当てはまるた
め、テスト専用回路を追加したり、あるいはその専用回
路に依存してテストパターンの故障検出率を向上すると
いうような、実動作と異なる状態での検出率向上のため
の手段を講じる必要がないという特徴を持っている。

【００２３】データ系パスでは、解析の初期条件として
与えるパス始点の信号変化時刻に、上記の式(1)で求め
たパス遅延時間Ｄｐ（ｄａｔａ）を加えて最終信号変化
時刻を求める。

【００２４】パス始点の信号変化時刻をｔｉとすると
き、パス終点での信号変化時刻ｔｄは、 ｔｄ＝ｔｉ＋Ｄｐ（ｄａｔａ） … (2) で表される。

【００２５】また、クロックパスは、さらにパス始点で
の信号変化方向別の時刻と周期性を考慮して最終変化時
刻を算出する。

【００２６】パス始点での信号立ち上がり時刻をｔｃ
ｒ、信号立ち下がり時刻をｔｃｆ、パス遅延時間をＤｐ
（ｃｌｏｃｋ）とするとき、パス終点での信号変化時刻
ｔｃは、 ｔｃ＝（ｔｃｒまたはｔｃｆ）＋Ｄｐ（ｃｌｏｃｋ） … (3) で表される。

【００２７】上記式(3)においては、ｔｃとして、解析
対象とする順序回路のクロック端子（＝クロックパス終
点）における信号変化が、その順序回路が動作する方向
であるもの（＝アクティブエッジ）を求めるため、アク
ティブエッジに応じてｔｃｒまたはｔｃｆを選択する。

【００２８】タイミング解析は、上記(1)式の遅延解析
で求めたパス遅延時間と解析始点の信号変化時刻に基づ
き解析終点の信号変化時刻について、ライブラリに記述
される解析終点の単位回路のタイミング条件を参照し
て、所定のタイミング条件を満たすか否かを判定する。

【００２９】タイミング解析には、代表的なものとし
て、クロックパス終点でのアクティブエッジ時刻が、デ
ータ系パスの最終信号変化時刻より所定時間以上後であ
ることの必要性を規定するセットアップタイムと、逆
に、クロックパス終点でのアクティブエッジ時刻が、デ
ータ系パスの最終信号変化時刻より所定時間以上手前で
あることの必要性を規定するホールドタイムとがある。

【００３０】セットアップタイムの既定値をＴｓ、ホー
ルドタイムの既定値をＴｈ、相対ばらつきの最小係数を
α、最大係数をβ、全体回路のクロック周期をＴとする
とき、基本的なタイミング解析結果の判定式は、次式
(4)、(5)で与えられる。

【００３１】 セットアップタイム： ｔｃ×α−ｔｄ×β≧Ｔｓ … (4) ホールドタイム ： ｔｄ×α−ｔｃ×β−Ｔ≧Ｔｈ … (5)

【００３２】または、回路構成により セットアップタイム： ｔｃ×α＋Ｔ−ｔｄ×β≧Ｔｓ … (6) ホールドタイム ： ｔｄ×α−ｔｃ×β≧Ｔｈ … (7) と表される。

【００３３】上記２種類の判定式は、論理回路設計が正
しいものとして、適切なものが自動選択される。

【００３４】静的パス解析では、クロックのアクティブ
エッジ１つのみを解析対象としており、クロック周期Ｔ
は基本的に考慮されないが、出力信号が周期Ｔを超えた
場合に該出力信号に関してクロック周期Ｔが考慮され
る。例えば、セットアップ系のチェックの場合において
更に＋Ｔする（次のクロックとの関係をチェックする）
ときにクロック周期Ｔが用いられる。

【００３５】また、データ系パスが、クロック系パスか
ら分岐している場合は、分岐点より前の遅延時間には相
対ばらつき係数を掛けない等の処理が自動的に行なわれ
る。

【００３６】相対ばらつき係数α、βとは、図７に示す
ように、実使用状態の集積回路上での場所、レイアウト
による遅延値のばらつきをいう。

【００３７】相対ばらつき係数α、βは電圧条件、温度
条件、製造条件等で確定される。

【００３８】上記の方法でクロック周期の異なる部分回
路を含む全体回路のタイミング解析を行なう場合の実行
フローとしては、図５に示すように、まず人手で異なる
クロック周期毎の部分回路に分割し、その後、分割され
た各部分回路毎にそれぞれクロック波形情報とデータの
初期変化時刻を与えてタイミング解析を行い結果を確認
するという方法が採られている。

【００３９】

【発明が解決しようとする課題】前述した従来のタイミ
ング解析は、論理回路設計が正しいことを前提として判
定式を選択しているため、静的パス解析の前記特徴２，
３，４を有効に活用できないという問題を含んでいる。

【００４０】また、回路内に分周回路等を含むために、
回路全体のクロック周期より大きな遅延のデータ系パス
を含む部分回路がある場合に、検証の信頼性を低下させ
るという問題がある。

【００４１】このような問題を回避するために、一般的
には、図５に示すように、全体回路をクロック周期毎の
部分回路に分割し、分割された部分回路毎に異なるクロ
ック波形を与えてタイミング解析を行う必要があるが、
人為的ミスによる解析の信頼性低下及び、分割実行によ
る作業工数の増大という問題があった。

【００４２】したがって、本発明は前記問題を解消し、
論理回路のタイミング解析に於いて全体回路のクロック
周期の正整数倍のクロック周期で動作する部分回路があ
る場合でも自動的に１度の処理で解析を実行する方法を
実現するタイミング解析を提供することを目的とする。

【００４３】

【課題を解決するための手段】前記目的を達成するため
本発明は、論理接続記述で表現された全体回路と、単位
回路の遅延情報及び配線など単位回路以外の遅延情報を
用い、指定されたパスについて単位回路又は前記全体回
路を構成する部分回路の入力端子間におけるタイミング
の競合関係の検証を行なうタイミング解析であって、前
記全体回路が基本クロックの正整数倍のクロック周期で
動作する部分回路であってその出力が基本クロック周期
の回路に入力される部分回路を１又は複数含む時に、該
部分回路の動作に必要なタイミングを自動算出し、前記
全体回路におけるタイミング解析を、相異なるクロック
周期で動作する部分回路に分割することなく、一度に実
行することを特徴とするタイミング解析方法を提供す
る。

【００４４】本発明のタイミング解析方法は、部分回路
の動作に必要な時間を自動算出し、その部分回路に妥当
なクロック周期を算出したのち、タイミング解析を行う
という方法を採っている。

【００４５】また本発明は、部分回路毎に全体回路のク
ロック周期との整数比を予め与え、この情報を基に、部
分回路に対して自動算出されたクロック周期の妥当性を
検証してタイミング解析を行うという方法を採ってい
る。

【００４６】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４７】

【実施例１】図１は、本発明の第１の実施例のフローで
ある。

【００４８】図１に示すように、まず前述した式(1)に
従い、解析対象の各パスのＤｐを算出する。

【００４９】次にパスの種類を見て、クロック系パスの
場合は式(3)に従い、パス終点での信号変化時刻ｔｃを
算出する。

【００５０】データ系パスの場合は式(2)に従い、パス
終点での信号変化時刻ｔｄを算出する。

【００５１】求めたｔｃとｔｄから次式(8)に従い、現
在解析している部分回路のクロック周期と全体回路のク
ロック周期との比を正整数Ｎとして求める。

【００５２】 ｔｃ＋（Ｎ−１）×Ｔ＜ｔｄ＜ｔｃ＋Ｎ×Ｔ … (8)

【００５３】ここで、Ｔは従来例と同じく全体回路のク
ロック周期を表す。

【００５４】部分回路のクロック周期の整数比Ｎを使用
して、タイミング判定を以下の式に基づき実行する。

【００５５】 セットアップタイム：(ｔｃ＋(Ｎ＋１)×Ｔ)×α−ｔｄ×β≧Ｔｓ … (9) ホールドタイム ： ｔｄ×α−(ｔｃ＋Ｎ×Ｔ)×β≧Ｔｈ …(10)

【００５６】ここで、α，β，Ｔｓ，Ｔｈは、相対ばら
つきの最小係数、相対ばらつきの最大係数、セットアッ
プタイム、ホールドタイムを表す。

【００５７】タイミング判定結果が適正であるとき、全
ての解析パスのタイミング解析が完了していない場合に
は次の解析パスのタイミング解析を開始する。

【００５８】図３には、本実施例の実行のフローが示さ
れている。同図に示すように、タイミング解析に先立
ち、前述したようにクロック波形とデータ波形を指定
し、この入力情報に基づき、本実施例のタイミング解析
が行なわれる。

【００５９】

【実施例２】図２を参照して、本発明の第２の実施例を
説明する。本実施例においては、先ず各部分回路毎のク
ロック周期の整数比を予め与えておき、前記実施例１と
同様にして部分回路のクロック周期の全体回路のクロッ
ク周期の正整数比を求めた後、該当する部分回路につい
て予め与えられたクロック周期の整数比と比較すること
により、求めたクロック周期の整数比が妥当であるかを
確認してからタイミング判定を行う。

【００６０】図４には、第２の実施例の実行のフローが
示されている。同図に示すように、タイミング解析の先
立ち、まず、部分回路毎のクロック周期を指定する。

【００６１】次にクロック波形とデータ波形を指定し、
この入力情報に基づき、部分回路が存在する全体回路の
タイミング解析を自動的に一度の処理で実行する。

【００６２】

【発明の効果】以上説明したように本発明は、部分回路
の動作に必要な時間を自動算出し、その部分回路に妥当
なクロック周期を算出したのち、タイミング解析を行う
という方法を採ることにより、動作クロック周期が全体
回路のクロック周期の正整数倍でありかつその出力が元
のクロック周期の回路に取り込まれる部分回路が存在す
る全体回路のタイミング解析を自動的に一度の処理で実
行でき、静的パス解析の利点を最大限に生かしつつ、且
つ人為的ミスの減少と設計工数の削減とを実現できると
いう効果を有する。

【００６３】また、部分回路毎に全体回路のクロック周
期との整数比を情報として予め与え、自動算出された部
分回路と全体回路とのクロック周期の正整数比を与えら
れた値と比較検証し、その情報を基にタイミング解析を
行うという方法を採ることにより、より厳密なタイミン
グ解析を実行できるという効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例１のタイミング解析フロー図で
ある。

【図２】本発明の実施例２のタイミング解析フロー図で
ある。

【図３】本発明の実施例１のタイミング解析実行フロー
図である。

【図４】本発明の実施例２のタイミング解析実行フロー
図である。

【図５】従来のタイミング解析実行フロー図である。

【図６】単位回路と遅延を説明するための説明図であ
る。

【図７】相対ばらつき係数の一例を示す図である。

【符号の説明】

Ｄｂ 単位回路の基本遅延 Ｄｉ 単位回路の入力端子の遅延 Ｄｏ 出力遅延 Ｄｎ 配線遅延

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】論理接続記述で表現された全体回路と、単
   位回路の遅延情報及び配線など単位回路以外の遅延情報
   を用い、指定されたパスについて単位回路又は前記全体
   回路を構成する部分回路の入力端子間におけるタイミン
   グの競合関係の検証を行なうタイミング解析であって、
   前記全体回路が基本クロックの正整数倍のクロック周期
   で動作する部分回路であってその出力が基本クロック周
   期の回路に入力される部分回路を１又は複数含む時に、
   該部分回路の動作に必要なタイミングを自動算出し、前
   記全体回路におけるタイミング解析を、相異なるクロッ
   ク周期で動作する部分回路に分割することなく、一度に
   実行することを特徴とするタイミング解析方法。
2. 【請求項２】前記全体回路内の各部分回路に対して、前
   記全体回路の基本クロック周期に対する部分回路のクロ
   ック周期の正整数比の情報を予め与えることにより、前
   記部分回路に対して自動算出されたクロック周期の妥当
   性を検証することを特徴とする請求項１記載のタイミン
   グ解析方法。