JP3329323B2 - 波形なまり検証方法及び波形なまり検証装置 - Google Patents
波形なまり検証方法及び波形なまり検証装置Info
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- G06F30/32—Circuit design at the digital level
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Description
【０００１】
【発明の属する技術分野】本発明は、波形なまり検証方
法に関し、特に、クロック信号幅とこれがなまった波形
なまりとの大小の関係によりそのなまりの適正・不適正
を検証する波形なまり検証方法及び波形なまり検証装置
に関する。
法に関し、特に、クロック信号幅とこれがなまった波形
なまりとの大小の関係によりそのなまりの適正・不適正
を検証する波形なまり検証方法及び波形なまり検証装置
に関する。
【０００２】
【従来の技術】論理回路は、データをラッチするために
回路内で共通する共通信号が用いられる。共通信号とし
て、クロック（信号）、セット（信号）、リセット（信
号）のような時刻信号がある。クロック信号は、回路内
を伝播する間にその回路の中の多くの素子から物理的影
響を受けてなまりが生じる。一方、回路内を伝播するデ
ータ信号は、入力点から入力され到達点に到達するまで
に、論理素子の遅延、配線容量の影響を受けて遅延す
る。ラッチ回路は一般的にクロックの立ち上がり又は立
ち下がりタイミングでデータ信号をラッチする。例え
ば、ラッチタイミングの直前でラッチしようとしていた
データの論理値が変化するデータ信号をラッチ回路にお
いてラッチする場合は、最もタイミングが厳しいラッチ
条件となる。このような条件下では、波形なまりが大き
過ぎる場合、そのクロックは遅延して到着するデータ信
号であったとしても、ラッチすることができなくなる。
回路内で共通する共通信号が用いられる。共通信号とし
て、クロック（信号）、セット（信号）、リセット（信
号）のような時刻信号がある。クロック信号は、回路内
を伝播する間にその回路の中の多くの素子から物理的影
響を受けてなまりが生じる。一方、回路内を伝播するデ
ータ信号は、入力点から入力され到達点に到達するまで
に、論理素子の遅延、配線容量の影響を受けて遅延す
る。ラッチ回路は一般的にクロックの立ち上がり又は立
ち下がりタイミングでデータ信号をラッチする。例え
ば、ラッチタイミングの直前でラッチしようとしていた
データの論理値が変化するデータ信号をラッチ回路にお
いてラッチする場合は、最もタイミングが厳しいラッチ
条件となる。このような条件下では、波形なまりが大き
過ぎる場合、そのクロックは遅延して到着するデータ信
号であったとしても、ラッチすることができなくなる。
【０００３】データ信号とクロック信号の到達時刻差の
タイミング検証（例示：特開平９−１７９８８８号）に
次いで、ラッチのために現実に用いられるなまり波形と
なまりがない波形の幅との関係が検証されることが重要
である。遅延して伝播するクロックの到達時刻と他の信
号の到達時刻が同時的であれば、遅延はコンピュータの
動作にとって何ら支障にならないが、波形なまりが大き
くて、閾値電圧を越えない場合、論理素子、論理セルの
動作は誤動作してしまう。
タイミング検証（例示：特開平９−１７９８８８号）に
次いで、ラッチのために現実に用いられるなまり波形と
なまりがない波形の幅との関係が検証されることが重要
である。遅延して伝播するクロックの到達時刻と他の信
号の到達時刻が同時的であれば、遅延はコンピュータの
動作にとって何ら支障にならないが、波形なまりが大き
くて、閾値電圧を越えない場合、論理素子、論理セルの
動作は誤動作してしまう。
【０００４】図６は、正常なクロックと波形なまりがあ
るクロックの関係を示している。実線波形は、なまりが
全くない理想的なクロック波形を示している。理想的な
波形の立上がり（ライズ）時刻又はその立下がり（フォ
ール）時刻が、データをラッチする時刻として用いられ
る。点線波形は、この理想的なクロック波形がなまった
場合の信号波形を示している。閾値電圧が、１点鎖線で
示されている。その閾値ｖｔを越える波形点Ｐがデータ
信号を捕捉することができる設計時刻を越えると、つま
り、データをラッチするタイミングがずれると、正しい
データ信号波形がラッチに記憶されず、その設計による
回路はその動作を誤る。立ち上がり開始時刻から波形点
までの遅延時間が、波形なまり（物理的次元は時間）と
して定義されている。
るクロックの関係を示している。実線波形は、なまりが
全くない理想的なクロック波形を示している。理想的な
波形の立上がり（ライズ）時刻又はその立下がり（フォ
ール）時刻が、データをラッチする時刻として用いられ
る。点線波形は、この理想的なクロック波形がなまった
場合の信号波形を示している。閾値電圧が、１点鎖線で
示されている。その閾値ｖｔを越える波形点Ｐがデータ
信号を捕捉することができる設計時刻を越えると、つま
り、データをラッチするタイミングがずれると、正しい
データ信号波形がラッチに記憶されず、その設計による
回路はその動作を誤る。立ち上がり開始時刻から波形点
までの遅延時間が、波形なまり（物理的次元は時間）と
して定義されている。
【０００５】波形なまりを考慮して論理回路を設計する
ために用いられる公知のシミュレータは、図７に示され
る波形なまりのライブラリを備えている。図８は、容
量、周辺の抵抗Ｒが段階的に変更された２変数関数で表
される論理セルのような単位セルに関してライブラリに
蓄積されている有限個の波形なまりを示している。動作
閾値の基準値が設定されると、キャラクタライズされ
て、なまり波形Ａ，Ｂ，Ｃによるラッチ時刻は、それぞ
れに時刻ｔ１，ｔ２，ｔ３であることが判定される。ラ
イブラリは、図７に示されるように、複数のセルに関し
てセルの入力端子の負荷である（Ｃｊ，Ｒｋ）の組と対
応させて、波形なまりにより基準閾値を越えるまでの遅
延時間が規定値として記憶されている。そのライブラリ
には、最大波形なまりがその回路で許容できる限界のワ
ースト値として記憶されている。
ために用いられる公知のシミュレータは、図７に示され
る波形なまりのライブラリを備えている。図８は、容
量、周辺の抵抗Ｒが段階的に変更された２変数関数で表
される論理セルのような単位セルに関してライブラリに
蓄積されている有限個の波形なまりを示している。動作
閾値の基準値が設定されると、キャラクタライズされ
て、なまり波形Ａ，Ｂ，Ｃによるラッチ時刻は、それぞ
れに時刻ｔ１，ｔ２，ｔ３であることが判定される。ラ
イブラリは、図７に示されるように、複数のセルに関し
てセルの入力端子の負荷である（Ｃｊ，Ｒｋ）の組と対
応させて、波形なまりにより基準閾値を越えるまでの遅
延時間が規定値として記憶されている。そのライブラリ
には、最大波形なまりがその回路で許容できる限界のワ
ースト値として記憶されている。
【０００６】公知のシミュレータは、図９に示されるよ
うに、ネットリスト１０１と遅延計算機１０２と、波形
なまり情報ファイル１０３と、判定装置１０４とから構
成されている。波形なまりは、慣用の波形なまり計算式
により求められる。ライブラリ１０５に規定されている
該当セルのワースト値よりも計算される波形なまりが大
きい場合、そのセルを用いる回路は誤動作すると判定さ
れる。公知装置は、周波数に依存しないで各セルが持つ
固有のワースト波形なまり値を基準としてエラー判定を
行っている。
うに、ネットリスト１０１と遅延計算機１０２と、波形
なまり情報ファイル１０３と、判定装置１０４とから構
成されている。波形なまりは、慣用の波形なまり計算式
により求められる。ライブラリ１０５に規定されている
該当セルのワースト値よりも計算される波形なまりが大
きい場合、そのセルを用いる回路は誤動作すると判定さ
れる。公知装置は、周波数に依存しないで各セルが持つ
固有のワースト波形なまり値を基準としてエラー判定を
行っている。
【０００７】回路の動作周波数と入力波形により、波形
なまりと遅延量が変動する。波形のなまりは、信号の遅
延と独立ではない。なまりと遅延の関係が考慮されてい
ない公知のシミュレータで用いられるライブラリの規定
値は、動作周波数が異なり波形が異なれば、そのままで
は利用され得なくなる。遅延となまりの相関が考慮され
た波形なまりの適正・不適正の検証方法の確立が望まれ
る。
なまりと遅延量が変動する。波形のなまりは、信号の遅
延と独立ではない。なまりと遅延の関係が考慮されてい
ない公知のシミュレータで用いられるライブラリの規定
値は、動作周波数が異なり波形が異なれば、そのままで
は利用され得なくなる。遅延となまりの相関が考慮され
た波形なまりの適正・不適正の検証方法の確立が望まれ
る。
【０００８】
【発明が解決しようとする課題】本発明の課題は、波形
なまりに相関的である遅延が考慮された時刻信号と波形
なまりの関係の適正・不適正を検証する検証方法を確立
することができる波形なまり検証方法及び波形なまり検
証装置を提供することにある。
なまりに相関的である遅延が考慮された時刻信号と波形
なまりの関係の適正・不適正を検証する検証方法を確立
することができる波形なまり検証方法及び波形なまり検
証装置を提供することにある。
【０００９】
【００１０】
【００１１】
【００１２】
【課題を解決するための手段】 本発明による波形なま
り検証装置は、ネットリストと、そのネットリストが持
つ回路の２地点間で伝達される時刻信号の到達点で生じ
る波形なまりを計算する計算手段と、到達点に到達する
時刻信号のパルス幅を遅延を考慮して規定する遅延情報
ファイルと、パルス幅と波形なまりとの大小関係を判定
する判定部とを含む。更に、その判定に基づいて波形な
まりの適正値を計算する計算手段と、適正値になるよう
に回路部分の変更を指示する制約を出力する制約手段が
付加され、なまりを適正な範囲に納めることができる。
り検証装置は、ネットリストと、そのネットリストが持
つ回路の２地点間で伝達される時刻信号の到達点で生じ
る波形なまりを計算する計算手段と、到達点に到達する
時刻信号のパルス幅を遅延を考慮して規定する遅延情報
ファイルと、パルス幅と波形なまりとの大小関係を判定
する判定部とを含む。更に、その判定に基づいて波形な
まりの適正値を計算する計算手段と、適正値になるよう
に回路部分の変更を指示する制約を出力する制約手段が
付加され、なまりを適正な範囲に納めることができる。
【００１３】
【発明の実施の形態】図に一致対応して、本発明による
波形なまり検証方法の実施の形態は、ネットリストがシ
ミュレータとともに設けられている。そのシミュレータ
１は、図１に示されるように、ネットリスト２から情報
を受け取って、波形なまりの適正・不適正をシミュレー
トする。ネットリスト２には、論理演算回路を形成する
論理セルの接続情報がリストアップされている。ネット
リスト２には、特に、その論理演算回路の基準になる始
点端子から任意の論理セルの入力端子までの全ての接続
関係が記述されている。
波形なまり検証方法の実施の形態は、ネットリストがシ
ミュレータとともに設けられている。そのシミュレータ
１は、図１に示されるように、ネットリスト２から情報
を受け取って、波形なまりの適正・不適正をシミュレー
トする。ネットリスト２には、論理演算回路を形成する
論理セルの接続情報がリストアップされている。ネット
リスト２には、特に、その論理演算回路の基準になる始
点端子から任意の論理セルの入力端子までの全ての接続
関係が記述されている。
【００１４】ネットリスト２は、遅延計算機３に接続さ
れている。ネットリスト２が備える接続関係と論理セル
の物理情報が遅延計算機３に入力される。遅延計算機
は、ネットリスト中の全ての論理セルの入力端子からそ
れの出力端子までの遅延と全てのネット（信号線）に対
して出力端子から次段の入力端子までの遅延、全ての論
理セルに入力される波形なまりを計算する。
れている。ネットリスト２が備える接続関係と論理セル
の物理情報が遅延計算機３に入力される。遅延計算機
は、ネットリスト中の全ての論理セルの入力端子からそ
れの出力端子までの遅延と全てのネット（信号線）に対
して出力端子から次段の入力端子までの遅延、全ての論
理セルに入力される波形なまりを計算する。
【００１５】遅延計算機３は、遅延情報ファイル４と波
形なまり情報ファイル５に接続している。遅延計算機３
が計算した遅延と波形なまりとは、それぞれに遅延情報
ファイル４と情報ファイル５にファイルされる。遅延と
波形なまりとクロック情報が、判定部７に入力される。
クロック情報は、適正な波形なまりの許容値を制約する
制約装置に保持されている。遅延が含まれるパルス幅と
波形なまりの２つの情報から、設計仕様の適正・不適正
が判断される。： 波形なまり＞＝パルス幅・・・不適 波形なまり＜パルス幅・・・適正
形なまり情報ファイル５に接続している。遅延計算機３
が計算した遅延と波形なまりとは、それぞれに遅延情報
ファイル４と情報ファイル５にファイルされる。遅延と
波形なまりとクロック情報が、判定部７に入力される。
クロック情報は、適正な波形なまりの許容値を制約する
制約装置に保持されている。遅延が含まれるパルス幅と
波形なまりの２つの情報から、設計仕様の適正・不適正
が判断される。： 波形なまり＞＝パルス幅・・・不適 波形なまり＜パルス幅・・・適正
【００１６】例えば、図６に示される実線波形をなまっ
ていないクロック波形であると共にラッチすべき信号
（ハイパルス部分）であると仮定する。クロックの立ち
上がりでこのハイパルスをラッチする場合、普通はデー
タセットアップタイムをとるので、ハイパルスよりもク
ロックの立ち上がりは遅くする。しかし、ここでは、ク
ロックのなまりを問題としているので、なまりにとって
緩やかな判断が行われ得るように、ハイパルスの立ち上
がりがクロックの立ち上がりと同じであると仮定する。
クロックの立ち上がりがなまって、Ｐ点に達してしまう
と、もはや実線のハイパルス部分を過ぎているので、ラ
ッチされる信号はローパルス部分になり、誤ったデータ
をラッチすることになる。本発明は、このような条件
で、クロック波形なまりの良・不良を判断している。つ
まり、パルス幅を越えてしまうような波形なまりを不良
と判断する。
ていないクロック波形であると共にラッチすべき信号
（ハイパルス部分）であると仮定する。クロックの立ち
上がりでこのハイパルスをラッチする場合、普通はデー
タセットアップタイムをとるので、ハイパルスよりもク
ロックの立ち上がりは遅くする。しかし、ここでは、ク
ロックのなまりを問題としているので、なまりにとって
緩やかな判断が行われ得るように、ハイパルスの立ち上
がりがクロックの立ち上がりと同じであると仮定する。
クロックの立ち上がりがなまって、Ｐ点に達してしまう
と、もはや実線のハイパルス部分を過ぎているので、ラ
ッチされる信号はローパルス部分になり、誤ったデータ
をラッチすることになる。本発明は、このような条件
で、クロック波形なまりの良・不良を判断している。つ
まり、パルス幅を越えてしまうような波形なまりを不良
と判断する。
【００１７】クロック情報６は、クロックの立ち上がり
と立ち下がりに関する時刻情報を有している。波形なま
りは、慣用の波形なまり表現式から求められる。クロッ
ク信号の立上りとその立下りが、ツールに入力される。
入力されるクロック信号の立上りとその立下りは、それ
ぞれに、ジッタ（ずれ）が見込まれている。次のように
定義される。 ClkRiseMax：クロック立上り最大時刻（ツールに入力さ
れる目標仕様値） ClkRiseMin：クロック立上り最小時刻（ツールに入力さ
れる目標仕様値） ClkFallMax：クロック立下り最大時刻（ツールに入力さ
れる目標仕様値） ClkRiseMin：クロック立下り最小時刻（ツールに入力さ
れる目標仕様値）
と立ち下がりに関する時刻情報を有している。波形なま
りは、慣用の波形なまり表現式から求められる。クロッ
ク信号の立上りとその立下りが、ツールに入力される。
入力されるクロック信号の立上りとその立下りは、それ
ぞれに、ジッタ（ずれ）が見込まれている。次のように
定義される。 ClkRiseMax：クロック立上り最大時刻（ツールに入力さ
れる目標仕様値） ClkRiseMin：クロック立上り最小時刻（ツールに入力さ
れる目標仕様値） ClkFallMax：クロック立下り最大時刻（ツールに入力さ
れる目標仕様値） ClkRiseMin：クロック立下り最小時刻（ツールに入力さ
れる目標仕様値）
【００１８】図２は、クロックについて、ClkRiseMaxと
ClkRiseMinとClkFallMaxとClkRiseMinとを示している。
クロックは、立ち上がり時の最大時刻であるClkRiseMax
と立ち上がり時の最小時刻であるClkRiseMinとの間にず
れ（ジッタ）６が生じることを回避することができな
い。クロックは、立ち下がり時の最大時刻であるClkFal
lMaxと立ち上がり時の最小時刻であるClkRiseMinとの間
にずれ７が生じることを回避することができない。
ClkRiseMinとClkFallMaxとClkRiseMinとを示している。
クロックは、立ち上がり時の最大時刻であるClkRiseMax
と立ち上がり時の最小時刻であるClkRiseMinとの間にず
れ（ジッタ）６が生じることを回避することができな
い。クロックは、立ち下がり時の最大時刻であるClkFal
lMaxと立ち上がり時の最小時刻であるClkRiseMinとの間
にずれ７が生じることを回避することができない。
【００１９】遅延計算機３は、既述の始点端子からそれ
ぞれに論理セルまでの信号の遅延を計算する。各論理セ
ルの遅延は、予め求められており、遅延情報ファイル４
に定義されている。互いに接続された論理セルの連鎖の
遅延は、各論理セルの遅延量の合計である。遅延量の誤
差は、予め設定されている。下記遅延量が定義される。 TpdRiseWorst：始点端子から着目している入力端子がRi
seとなるパスの遅延値の内の最大値 TpdRiseBest：始点端子から着目している入力端子がRis
eとなるパスの遅延値の内の最小値 TpdFallWorst：始点端子から着目している入力端子がFa
llとなるパスの遅延値の内の最大値 TpdFallBest：始点端子から着目している入力端子がFal
lとなるパスの遅延値の内の最小値
ぞれに論理セルまでの信号の遅延を計算する。各論理セ
ルの遅延は、予め求められており、遅延情報ファイル４
に定義されている。互いに接続された論理セルの連鎖の
遅延は、各論理セルの遅延量の合計である。遅延量の誤
差は、予め設定されている。下記遅延量が定義される。 TpdRiseWorst：始点端子から着目している入力端子がRi
seとなるパスの遅延値の内の最大値 TpdRiseBest：始点端子から着目している入力端子がRis
eとなるパスの遅延値の内の最小値 TpdFallWorst：始点端子から着目している入力端子がFa
llとなるパスの遅延値の内の最大値 TpdFallBest：始点端子から着目している入力端子がFal
lとなるパスの遅延値の内の最小値
【００２０】このようなジッタと遅延量との両方から、
クロック信号のＲｉｓｅとＦａｌｌに関して、下記の４
つの量が定義される。 Rise最大時刻＝ClkRiseMax＋TpdRiseWorst Rise最小時刻＝ClkRiseMin＋TpdRiseBest Fall最大時刻＝ClkFallMax＋TpdFallWorst Fall最小時刻＝ClkFallMin＋TpdFallBest
クロック信号のＲｉｓｅとＦａｌｌに関して、下記の４
つの量が定義される。 Rise最大時刻＝ClkRiseMax＋TpdRiseWorst Rise最小時刻＝ClkRiseMin＋TpdRiseBest Fall最大時刻＝ClkFallMax＋TpdFallWorst Fall最小時刻＝ClkFallMin＋TpdFallBest
【００２１】クロック信号のＨｉｇｈの部分が最も狭く
なる幅HighPulseとクロック信号のＬｏｗの部分が最も
狭くなる幅Lowpulseは、図３に示されるように、下記式
で定義される。 HighPuls＝Fall最小時刻−Rise最大時刻 Lowpulse＝Rise最小時刻＋Period−Fall最大時刻 ここで現れるPeriodは、始点から着目している入力端子
までの間にＦＦのクロック端子がない場合について定義
され、クロックの１周期に相当している。始点から着目
している入力端子までの間にｎ個（ｎは自然数）のＦＦ
のクロック端子がある場合のPeriod’は、｛Period×２
の（ｎ−１）乗｝であり、上式で定義されるFall最大時
刻とFall最小時刻は、次式で表される定義に修正され
る。 Fall最大時刻＝ClkFallMax＋TpdFallWorst＋Period Fall最小時刻＝ClkFallMin＋TpdFallBest＋Period
なる幅HighPulseとクロック信号のＬｏｗの部分が最も
狭くなる幅Lowpulseは、図３に示されるように、下記式
で定義される。 HighPuls＝Fall最小時刻−Rise最大時刻 Lowpulse＝Rise最小時刻＋Period−Fall最大時刻 ここで現れるPeriodは、始点から着目している入力端子
までの間にＦＦのクロック端子がない場合について定義
され、クロックの１周期に相当している。始点から着目
している入力端子までの間にｎ個（ｎは自然数）のＦＦ
のクロック端子がある場合のPeriod’は、｛Period×２
の（ｎ−１）乗｝であり、上式で定義されるFall最大時
刻とFall最小時刻は、次式で表される定義に修正され
る。 Fall最大時刻＝ClkFallMax＋TpdFallWorst＋Period Fall最小時刻＝ClkFallMin＋TpdFallBest＋Period
【００２２】下記判定基準が、不適正・適正の判断基準
として合理的である。 HighPulse＜＝TrfRise ならば不適正 Lowpulse＜TrfFallならば不適正 ここで、 TrfRise：入力端子がRiseに遷移する時の波形なまり
（計算値） TrfFall：入力端子がFallに遷移する時の波形なまり
（計算値）
として合理的である。 HighPulse＜＝TrfRise ならば不適正 Lowpulse＜TrfFallならば不適正 ここで、 TrfRise：入力端子がRiseに遷移する時の波形なまり
（計算値） TrfFall：入力端子がFallに遷移する時の波形なまり
（計算値）
【００２３】この条件式は、ジッタと遅延の両方の値が
取り入れられた周波数依存の最小パルス幅が、遅延に相
関的である波形なまりより小さくなければ、その設計は
適正である。
取り入れられた周波数依存の最小パルス幅が、遅延に相
関的である波形なまりより小さくなければ、その設計は
適正である。
【００２４】図４は、適正・不適正の検証を実行する検
証対象の回路について検証範囲を抽出するためのステッ
プを示している。検証対象回路に外部から信号が入力さ
れる入力端子は、クロック端子であるか始点入力端子で
あるかそれ以外の端子であるかが判断される（ステップ
Ｓ１，２）。始点端子から出力方向にある検証対象端子
が探索される（ステップＳ３）。始点端子から出力され
る信号が回路中で伝達される伝達先の端子の属性が判断
される（ステップＳ４）。その属性は、入力端子である
か又は出力端子であるかである。検証対象は、入力端子
である。始点から各入力端子までの遅延となまりが計算
されることになる。
証対象の回路について検証範囲を抽出するためのステッ
プを示している。検証対象回路に外部から信号が入力さ
れる入力端子は、クロック端子であるか始点入力端子で
あるかそれ以外の端子であるかが判断される（ステップ
Ｓ１，２）。始点端子から出力方向にある検証対象端子
が探索される（ステップＳ３）。始点端子から出力され
る信号が回路中で伝達される伝達先の端子の属性が判断
される（ステップＳ４）。その属性は、入力端子である
か又は出力端子であるかである。検証対象は、入力端子
である。始点から各入力端子までの遅延となまりが計算
されることになる。
【００２５】入力端子であれば、それに検証対象である
ことを示す検証対象フラグが立てられる（ステップＳ
５）。その入力端子が検証対象回路の外部に信号を出力
する外部出力端子であれば、それは検証対象から除外さ
れる。即ち、検証対象フラグが立てられた入力端子が外
部出力端子であれば、始点とされた外部入力端子からト
レース中にステップ５で立てられたフラッグはクリアさ
れる（ステップＳ６）。
ことを示す検証対象フラグが立てられる（ステップＳ
５）。その入力端子が検証対象回路の外部に信号を出力
する外部出力端子であれば、それは検証対象から除外さ
れる。即ち、検証対象フラグが立てられた入力端子が外
部出力端子であれば、始点とされた外部入力端子からト
レース中にステップ５で立てられたフラッグはクリアさ
れる（ステップＳ６）。
【００２６】それが外部出力端子でなければ、それはレ
ジスタの入力端子であるかどうかが判断される（ステッ
プＳ７）。それがレジスタの入力端子であれば（ステッ
プＳ８）、その属性が判断される。その属性とは、デー
タの入力端子、セット信号の入力端子、リセット信号の
入力端子、又は、クロックの入力端子である。それがク
ロックの入力端子であれば、それがクロックに関する検
証対象端子である。セット信号とリセット信号は検証対
象から除外されないが（ステップＳ９，ステップＳ
１）、データ信号は検証対象から除外される（ステップ
Ｓ９，ステップＳ７）。
ジスタの入力端子であるかどうかが判断される（ステッ
プＳ７）。それがレジスタの入力端子であれば（ステッ
プＳ８）、その属性が判断される。その属性とは、デー
タの入力端子、セット信号の入力端子、リセット信号の
入力端子、又は、クロックの入力端子である。それがク
ロックの入力端子であれば、それがクロックに関する検
証対象端子である。セット信号とリセット信号は検証対
象から除外されないが（ステップＳ９，ステップＳ
１）、データ信号は検証対象から除外される（ステップ
Ｓ９，ステップＳ７）。
【００２７】図５は、適正・不適正の検証方法を示して
いる。１つの始点端子が順次に選択され（ステップＳ１
１）、それが既述のステップＳ５でフラッグが立てられ
た検証対象端子であれば（ステップＳ１２）、後続（出
力方向）の接続先の端子の属性が判断され（ステップＳ
１３，１４）、それが検証対象端子であればステップは
検証ステップＳ１６，１７に進む。ステップＳ１３は、
全ての端子に関して実行される。ステップＳ１６の計算
とステップＳ１７の適正・不適正（ＯＫ／ＮＧ）判定
は、既述の通りである。
いる。１つの始点端子が順次に選択され（ステップＳ１
１）、それが既述のステップＳ５でフラッグが立てられ
た検証対象端子であれば（ステップＳ１２）、後続（出
力方向）の接続先の端子の属性が判断され（ステップＳ
１３，１４）、それが検証対象端子であればステップは
検証ステップＳ１６，１７に進む。ステップＳ１３は、
全ての端子に関して実行される。ステップＳ１６の計算
とステップＳ１７の適正・不適正（ＯＫ／ＮＧ）判定
は、既述の通りである。
【００２８】データ等の信号の波形なまりとクロック信
号の定義されたパルス幅との比較が、各論理セルの入力
端子で実行される。
号の定義されたパルス幅との比較が、各論理セルの入力
端子で実行される。
【００２９】
【発明の効果】本発明による波形なまり検証方法及び波
形なまり検証装置は、周波数に依存するパルス幅と波形
なまりとの相関が考慮されて判定されて波形なまりの適
正さが判定され、回路上の任意の地点での遅延がラッチ
誤りを起こさない回路が自動的に確認され、更に、もし
ラッチ誤りを起こす可能性があればその波形なまり量を
適正範囲内に修正することができる。
形なまり検証装置は、周波数に依存するパルス幅と波形
なまりとの相関が考慮されて判定されて波形なまりの適
正さが判定され、回路上の任意の地点での遅延がラッチ
誤りを起こさない回路が自動的に確認され、更に、もし
ラッチ誤りを起こす可能性があればその波形なまり量を
適正範囲内に修正することができる。
【図１】図１は、本発明による波形なまり検証装置を示
すシステム図である。
すシステム図である。
【図２】図２は、クロックの遅延によるパルス幅を示す
グラフである。
グラフである。
【図３】図３は、パルス幅の定義を示すグラフである。
【図４】図４は、検証範囲を抽出する抽出方法を示すフ
ローチャートである。
ローチャートである。
【図５】図５は、検証方法を示すフローチャートであ
る。
る。
【図６】図６は、信号のなまりとクロックの関係を示す
グラフである。
グラフである。
【図７】図７は、論理セルの波形なまりの規定値を持つ
ライブラリを示す表である。
ライブラリを示す表である。
【図８】図８は、論理セルの波形なまりを示すグラフで
ある。
ある。
【図９】図９は、公知の検証装置を示すシステム図であ
る。
る。
２…ネットリスト ３…遅延計算機 ４…遅延情報ファイル ５…波形なまり情報ファイル ６…クロック情報 ７…判定部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2000−339363（ＪＰ，Ａ) 特開2000−339358（ＪＰ，Ａ) 特開2000−20574（ＪＰ，Ａ) 特開 平10−275166（ＪＰ，Ａ) 特開 平９−245065（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 668
Claims (2)
- 【請求項１】 クロック信号によるラッチタイミングで
ラッチすべきパルス信号を論理セルへラッチすることが
できるか否かを検証する波形なまり検証装置であり、ネ
ットリストと、前記ネットリストが持つ回路の２地点間
で伝達されるクロック信号のうちで前記論理セルに入力
される前記クロック信号の信号レベルの遷移開始時刻か
ら所定の閾値電圧までの第１遅延時間である波形なまり
値と前記パルス信号の始点端子から前記論理セルまでの
第２遅延時間とを計算する遅延計算機と、前記波形なま
り値と前記第２遅延時間とをファイルする情報ファイル
と、 前記情報ファイルにファイルした前記第２遅延時
間を用いて前記パルス信号の最小パルス幅を計算により
求め、前記最小パルス幅と前記波形なまり値との大小関
係を判定する判定部とを含む波形なまり検証装置。 - 【請求項２】 請求項２において、前記判定に基づいて
前記波形なまり値が前記最小パルス幅より小さい適正値
になるように回路部分の変更を指示する制約を出力する
制約手段を更に含む波形なまり検証装置。
Priority Applications (2)
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|---|---|---|---|
| JP36534699A JP3329323B2 (ja) | 1999-12-22 | 1999-12-22 | 波形なまり検証方法及び波形なまり検証装置 |
| US09/745,941 US6629289B2 (en) | 1999-12-22 | 2000-12-22 | Timing verifying system in which waveform slew is considered |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36534699A JP3329323B2 (ja) | 1999-12-22 | 1999-12-22 | 波形なまり検証方法及び波形なまり検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184372A JP2001184372A (ja) | 2001-07-06 |
| JP3329323B2 true JP3329323B2 (ja) | 2002-09-30 |
Family
ID=18484041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36534699A Expired - Lifetime JP3329323B2 (ja) | 1999-12-22 | 1999-12-22 | 波形なまり検証方法及び波形なまり検証装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6629289B2 (ja) |
| JP (1) | JP3329323B2 (ja) |
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| US6711730B2 (en) | 2002-05-13 | 2004-03-23 | Hewlett-Packard Development Company, L.P. | Synthesizing signal net information from multiple integrated circuit package models |
| US7043709B2 (en) * | 2003-08-11 | 2006-05-09 | Synopsys, Inc. | Method and apparatus for determining gate-level delays in an integrated circuit |
| GB2410394B (en) * | 2004-01-22 | 2007-04-04 | Agilent Technologies Inc | Service disruption time determination apparatus and method therefor |
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| US8713502B1 (en) * | 2013-02-26 | 2014-04-29 | International Business Machines Corporation | Methods and systems to reduce a number of simulations in a timing analysis |
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| JP2809168B2 (ja) | 1995-12-27 | 1998-10-08 | 日本電気株式会社 | タイミング検証方法 |
| US6249901B1 (en) * | 1996-12-13 | 2001-06-19 | Legend Design Technology, Inc. | Memory characterization system |
| AU9654198A (en) * | 1998-06-29 | 2000-01-17 | Iliya Valeryevich Klochkov | A skew calibration means and a method of skew calibration |
| US6219822B1 (en) * | 1998-08-05 | 2001-04-17 | International Business Machines Corporation | Method and system for tuning of components for integrated circuits |
-
1999
- 1999-12-22 JP JP36534699A patent/JP3329323B2/ja not_active Expired - Lifetime
-
2000
- 2000-12-22 US US09/745,941 patent/US6629289B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| US6629289B2 (en) | 2003-09-30 |
| US20010005898A1 (en) | 2001-06-28 |
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