JP3317231B2 - スキュー検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキュー検証方法
に関し、特に、半導体集積回路（ＬＳＩ）の電気的テス
トにおいて、ＬＳＩテスターの入力端子間のスキューに
よるテストトラブルの可能性を検証するために、ＬＳＩ
の外部端子への入力信号の変化のタイミングをずらして
シミュレーションを行うことにより、テストトラブルの
可能性を検証するスキュー検証方法に関する。

【０００２】

【従来の技術】ＬＳＩの電気的テストに用いるＬＳＩテ
スターには、各入力端子間に数百ｐｓ〜数ｎｓのスキュ
ーがある。このため、同時に信号を変化させようとして
も、全く同時に信号が変化するわけではなく、どうして
もスキュー幅の範囲内で入力タイミングのばらつきが生
じてしまう。これに対して、シミュレーションでは全く
同一のタイミングで信号を変化させることができる。こ
の違いにより、シミュレーションでは問題がなくてもテ
ストではＬＳＩテスターの入力端子間のスキューによっ
てＬＳＩ内部の回路動作が変わってしまい、良品である
ＬＳＩが不良と判定されるようなトラブルが発生する場
合がある。このようなトラブルを未然に防止するため、
トラブルの可能性の検証が行われるようになっている。
図１３は、従来のスキュー検証方法を説明するフローチ
ャートである。

【０００３】従来のスキュー検証方法では、まず、ステ
ップ１１でテストパタンＢ１を読み込んで複数の外部入
力端子で信号パタンが同時に変化している箇所を検索す
る。

【０００４】次に、ステップ１２で、図１４に示すよう
に、同時に信号パタンが変化しているタイミング（ここ
では、エッジが立ち上がるタイミング）を、ある端子
（図では端子１）を基準にして他の端子（端子２〜４）
のエッジが立ち上がるタイミングが１周期Ｔずつ遅くな
っていくように信号パタンをずらしていって、シミュレ
ーション用パタンＢ２１を作成する。これとは逆に、図
１５に示すように、同時に変化しているタイミングを、
ある端子（端子１）を基準にして他の端子（端子２〜
４）のそれが１周期Ｔずつ早くなっていくようにパタン
をずらしていって、シミュレーション用パタンＢ２２を
作成する。

【０００５】ステップ１３ａではステップ１２で作成し
たパタンＢ２１を用いてシミュレーションを実行する。
同様に、ステップ１３ｂではパタンＢ２２を用いてシミ
ュレーションを実行する。それにより、それら各シミュ
レーションの結果Ｂ４１，Ｂ４２が得られる。

【０００６】最後に、ステップ１４で、結果Ｂ４１，Ｂ
４２をもとに競合によるトラブルの可能性を判定する。
つまり、信号パタンをずらしてシミュレーションを行っ
た結果、期待値不一致が見つけられなければ、トラブル
の可能性はないと判定し、元のパタンをテストで使用す
る。一方、シミュレーションによって期待値不一致が見
つかれば、トラブルの可能性があるため、競合が起こら
ないようにパタンを変更する。しかし、実際にはこの最
後の判定は自動で行われるわけではなく、人間が行うよ
うになっている。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
スキュー検証方法によれば、以下のような問題がある。 （１）シミュレーションの結果、期待値不一致があった
場合、それがどの外部入力端子間のスキューが原因なの
かが簡単に特定できないという問題がある。その理由
は、期待値不一致が起こっている外部出力端子から、入
力方向に経路をトレースし、原因となる外部入力端子を
特定できないからである。 （２）ＬＳＩテスターのスキューによるトラブルの可能
性があることがわかっても、トラブルを事前に回避する
手段を持たないことである。その理由は、（１）の理由
と同様であるが、更に、原因となる入力端子を特定する
ことができないため、最適なテスト条件を生成すること
ができないからである。

【０００８】従って、本発明の目的は、ＬＳＩテスター
を用いたテスト時のトラブルを確実に回避することがで
きるスキュー検証方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、テスト対象とする半導体集積回路の各外
部入力端子に入力される信号の第１の入力タイミング
を、半導体集積回路をテストするテスト装置のスキュー
を基に決定する第１の工程と、第１の工程で決定した第
１の入力タイミングを用いてシミュレーションを行う第
２の工程と、第２の工程で行ったシミュレーションで期
待値が不一致となった半導体集積回路の外部出力端子が
あった場合に、第１の入力タイミングに基づいて不一致
が発生した外部出力端子を特定し、これらの端子の入力
タイミングを比較して期待値不一致が起こらないように
入力タイミングを変更し、テスト装置のスキューの影響
を受けることなく最適なタイミング条件で半導体集積回
路をテストするための第２の入力タイミングを決定する
第３の工程とを少なくとも有し、第１の工程は、第１の
入力タイミングの決定を、半導体集積回路を構成する素
子および素子間の接続関係から、各外部入力端子を順序
素子のクロック入力端子と経路でつながっているか否か
でそれぞれ分類し、分類結果に応じて各外部入力端子に
入力される信号の遅延時間をスキューに基づき設定する
ことで行う、ことを特徴とするスキュー検証方法を提供
するものである。

【００１０】以上の構成において、第１の工程では、遅
延時間のなかで最大となっている遅延時間に応じて、シ
ミュレーションで用いるテストパタンの周期を変更する
ことが望ましい。

【００１１】また、第３の工程は、第２の工程で行った
シミュレーションで期待値が不一致となった半導体集積
回路の外部出力端子から信号が入力されてくる方向に向
かって経路をトレースしていくことにより、外部出力端
子と経路でつながっている複数の外部入力端子を特定
し、特定した複数の外部入力端子の第１の入力タイミン
グに基づいて、特定した複数の外部入力端子の第２の入
力タイミングを決定することが望ましい。

【００１２】更に、第３の工程では、期待値を不一致と
させた原因となっている順序素子を特定するとともに、
特定した順序素子のクロック入力端子あるいはデータ入
力端子と経路でつながっている外部入力端子をそれぞれ
特定し、クロック入力端子およびデータ入力端子の各信
号が変化するタイミングならびに特定した外部入力端子
の第１の入力タイミングに基づいて、特定した外部入力
端子の第２の入力タイミングを決定することが望まし
い。この場合、第３の工程では、第２の入力タイミング
として決定した遅延時間のなかで最大となっている遅延
時間に応じて、シミュレーションで用いるテストパタン
の周期を変更することが望ましい。

【００１３】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。

【００１４】〔第１の実施の形態〕図１は、第１の実施
の形態によるスキュー検証方法を説明するフローチャー
トである。この図１を参照して、その内容について詳細
に説明する。

【００１５】回路接続情報Ａ１は、テスト対象のＬＳＩ
を構成する素子および素子間の接続関係がまとめられて
なる情報である。まず、ステップ１では、この回路接続
情報Ａ１を参照することにより、ＬＳＩの外部入力端子
が内部に配置されたフリップフロップ等の順序素子のク
ロック入力端子に接続されているか否か識別し、クロッ
ク入力端子に接続されていると識別した外部入力端子を
クロック系端子、そうではないと識別した外部入力端子
をデータ系端子とそれぞれ分類する。外部入力端子ある
いは双方向端子の全てについての分類結果を、例えば、
外部入力端子の端子名を識別した端子の種類に分けて記
述することで端子情報Ａ２として保存させる。

【００１６】ステップ２ａ，２ｂでは、端子情報Ａ２に
記述してあるクロック系端子の端子名とデータ系端子の
端子名、および元のタイミング情報Ａ３をもとにシミュ
レーション用タイミング情報Ａ４１，Ａ４２をそれぞれ
生成する。

【００１７】即ち、ステップ２ａでは、まず、端子情報
Ａ２の中から元のタイミング情報Ａ３（これには、テス
トパタンの周期と信号の入力遅延時間が記述してある）
に記述してある、あらかじめテストパタンの入力遅延時
間が指定してある端子を除外する。次に、残った端子群
の中で（これらは全て同一時刻で信号が入力される）、
データ系端子の入力タイミング（ここでは、信号が立ち
上がるタイミング）を基準にして、クロック系端子の入
力タイミングが段々に遅くなっていくように入力遅延時
間をつけていく。最後に、除外しておいた端子の入力遅
延時間を、段々にずらした遅延時間のうちで最大となっ
ている遅延時間に元の入力遅延時間を足した時間に設定
する。なお、入力遅延時間の最大値がパタン周期Ｔを超
える場合は、超えないようにパタン周期Ｔを変更する。
その際、同一周期内で論理値が０→１→０（または１→
０→１）と変化するような信号（以下、ＲＺ信号とい
う）の場合は、２度目の変化が起こるまでの時間（入力
遅延時間にパルス幅を足した時間）がパタン周期Ｔを超
えないようにする。このようにして生成したタイミング
関係をシミュレーション用タイミング情報Ａ４１として
蓄積する。

【００１８】ステップ２ｂでは、ステップ２ａとは逆
に、データ系端子の入力タイミングを基準にして、クロ
ック系端子の入力タイミングが段々に早くなっていくよ
うに入力遅延時間をつけていく。後は、ステップ２ａと
同様にタイミング関係を生成し、それをシミュレーショ
ン用タイミング情報Ａ４２として蓄積する。

【００１９】ステップ３ａでは、テストパタンＡ５およ
びステップ２ａで生成されたタイミング情報Ａ４１を用
いてシミュレーションを実行し、その結果Ａ６１を保存
する。シミュレーションで期待値不一致が発生した場合
は、不一致が発生した外部出力端子名およびテストパタ
ン上の周期（あるいはシミュレーション上の時刻）を記
録する。その他には、シミュレーション中のＬＳＩ内部
の各素子の論理状態も同時に記録する。

【００２０】同様に、ステップ３ｂでは、タイミング情
報Ａ４２を用いてシミュレーションを実行し、結果Ａ６
２を保存する。

【００２１】ステップ４では、シミュレーション結果Ａ
６１，Ａ６２から、ＬＳＩテスターのピン間スキューに
よってトラブルが発生する可能性を判定する。各シミュ
レーションで期待値不一致がない場合はトラブルの可能
性がないと判定し（判定ＯＫ）、元のタイミング情報Ａ
３をテスト用タイミング情報に決定する。その後、一連
の処理を終了する。一方、シミュレーションで期待値不
一致がある場合はトラブルの可能性があると判定し（判
定ＮＧ）、次にステップ５へ進む。

【００２２】ステップ５では、シミュレーション結果Ａ
６１あるいはＡ６２（またはその両方）を参照して、期
待値不一致が発生している外部出力端子から信号が入力
されてくる方向に向かって経路をトレースバックしてい
き、不一致の原因となる、つまり、競合している外部入
力端子対を特定し、シミュレーション時のタイミング条
件から一方の端子に対して他方の端子の入力タイミング
を早くしなければならないか、あるいは遅くしなければ
ならないかを判定する。これを期待値不一致の原因とな
っているすべての端子対について実行し、その判定結果
を結果Ａ７として保存する。

【００２３】ステップ６では、ステップ５で得た結果Ａ
７から、使用するＬＳＩテスターのハードウェア上の制
約、例えば、タイミング設定数など、を満たすようにし
て最適なタイミング条件を生成し、それをテスト用タイ
ミング情報Ａ８として保存する。その後、一連の処理を
終了する。

【００２４】次に、図２〜図１０を参照して、上記各ス
テップでの処理について具体的に説明する。図２に示す
ような回路がある場合、ステップ１では、ＬＳＩの回路
接続情報Ａ１を参照して、順序素子であるフリップフロ
ップＢ３のクロック端子Ｃから入力方向に経路をトレー
スしていき、このクロック端子Ｃに接続されている外部
入力端子を特定してそれをクロック系端子と分類する。
ここでは、外部入力端子１４，１５をクロック系端子と
分類する。同様にして、回路中の全ての順序素子につい
てのトレースを行い、クロック系端子と分類すべき全て
の外部入力端子を特定する。それが終了した後、残った
端子をデータ系端子と分類する（図２では、入力端子Ｉ
１，Ｉ２，Ｉ３がデータ系端子と分類される）。このよ
うにして分類した結果を端子情報Ａ２として蓄積する。

【００２５】図３に示すように、元のタイミング情報Ａ
３には、パタン周期Ｔ、端子Ｘの信号パタンの入力遅延
時間Ｔｄｘ、端子Ｙの信号パタンの入力遅延時間Ｔｄｙ
ならびにそのパルス幅Ｔｗｙが記述してあるとする。こ
こでは、説明上便宜的に、例えば、周期Ｔは２００ｎ
ｓ、遅延時間Ｔｄｘは３０ｎｓ、遅延時間Ｔｄｙは５０
ｎｓ、パルス幅Ｔｗｙは１００ｎｓ、特に記述していな
い端子１〜端子１０の入力遅延時間は０ｎｓと仮定す
る。

【００２６】ステップ２ａでは、まず、端子情報Ａ２に
記述してあるクロック系端子およびデータ系端子の中か
ら、元のタイミング情報Ａ３に記述してある、あらかじ
めテストパタンの入力遅延時間が指定してある端子（図
３では端子Ｘおよび端子Ｙが該当）を除外する。次に、
図４に示すように、全てのデータ系端子（端子１〜端子
７）の入力遅延時間を０ｎｓとし、クロック系端子（端
子８〜端子１０）では、所定の遅延時間Ｔｄを単位とし
て、入力遅延時間が段々大きくなっていくように設定す
る。この遅延時間Ｔｄには、例えば、ＬＳＩテスターの
入力端子間のスキューとして想定される最大値を用い
る。このスキュー値、即ち、遅延時間Ｔｄを５ｎｓとす
ると、端子８の入力遅延時間は５ｎｓ（＝Ｔｄ）、端子
９の入力遅延時間は１０ｎｓ（＝２Ｔｄ）、端子１０の
入力遅延時間は１５ｎｓ（＝３Ｔｄ）というように設定
する。最後に、あらかじめ除外しておいた端子Ｘと端子
Ｙの入力遅延時間を、新たに設定した遅延時間のうちで
最大となっている遅延時間分だけ（この場合、端子１０
の入力遅延時間）更にずらす。それにより、端子Ｘの入
力遅延時間は４５ｎｓ（＝Ｔｄｘ＋３Ｔｄ）、端子Ｙの
入力遅延時間は６５ｎｓ（＝Ｔｄｙ＋３Ｔｄ）とそれぞ
れ設定する。なお、入力遅延時間の最大時間またはＲＺ
信号が２度目に変化するまでの時間（＝Ｔｄｙ＋Ｔｗｙ
＋３Ｔｄ）がパタン周期Ｔを超える場合は、超えないよ
うにパタン周期Ｔを変更する。このようにして生成した
タイミング関係をシミュレーション用タイミング情報Ａ
４１として保存する。

【００２７】ステップ２ｂでは、図５に示すようにステ
ップ２ａの場合とは逆に、クロック系端子の入力タイミ
ングを、遅延時間Ｔｄを単位として等間隔に早くしてい
く。具体的には、端子１０の入力タイミングを一番早く
し、そのタイミングを基準にした他の端子の入力遅延時
間を、端子９では５ｎｓ（＝Ｔｄ）、端子８では１０ｎ
ｓ（＝２Ｔｄ）、端子１〜端子７では１５ｎｓ（＝３Ｔ
ｄ）と設定する。あらかじめ除外しておいた端子Ｘと端
子Ｙの入力遅延時間は、ステップ２ａの場合と同様に、
それぞれ４５ｎｓ（＝Ｔｄｘ＋３Ｔｄ）、６５ｎｓ（＝
Ｔｄｙ＋３Ｔｄ）とそれぞれ設定する。このようにして
生成したタイミング関係をシミュレーション用タイミン
グ情報Ａ４２として保存する。

【００２８】ステップ３ａでは、テストパタンＡ５およ
びタイミング情報Ａ４１を用いてシミュレーションを実
行し、各外部出力端子における期待値不一致の有無を結
果Ａ４２として保存する。このとき、期待値不一致とな
った出力端子の名前、テストパタン上の周期（あるい
は、シミュレーション上での時刻）およびシミュレーシ
ョン中のＬＳＩ内部の各素子の論理状態も保存する。

【００２９】ステップ３ｂでは、ステップ３ａと同様
に、タイミング情報Ａ４２を用いてシミュレーションを
実行し、結果Ａ６２を保存する。

【００３０】ステップ４では、シミュレーション結果Ａ
６１，Ａ６２の内容をチェックし、ＬＳＩテスターのピ
ン間スキューによってトラブルが発生する可能性の有無
を判定する。シミュレーション結果Ａ６１とＡ６２のど
ちらにも期待値不一致となった出力端子名が書き込まれ
ていない場合はトラブルの可能性がないと判定し（判定
ＯＫ）、元のタイミング情報Ａ３をテスト用タイミング
情報として用いるようにメッセージを出力する。この場
合、一連の処理はここで終了する。一方、シミュレーシ
ョン結果Ａ６１，Ａ６２のどちらか（あるいは両方）に
期待不一致となった端子名が書き込まれていた場合に
は、トラブルの可能性があると判定して（判定ＮＧ）、
次にステップ５へ進む。

【００３１】ステップ５では、期待値不一致が発生して
いる外部出力端子から回路の入力方向へ経路をトレース
し、不一致の原因となる外部入力端子対を特定する。例
えば、時刻ｔｎで図６の外部出力端子Ｏ１の出力値が１
から０に変化し、期待値不一致が発生したとする。この
ときには、以下のようにして、ここから１→０の変化の
原因を入力方向に辿って探索する。

【００３２】まず、最初の分岐点（図６のＯＲ素子Ｂ
２）の入力ａおよびｂ、出力ｃの値が表１の通りであっ
たとする（表中の時刻には、ｔｎ−３＜ｔｎ−２＜ｔｎ
−１＜ｔｎの関係がある）。

【００３３】

【表１】

【００３４】表１から、時刻ｔｎ−２での入力ａの１→
０の変化が、期待値不一致の原因であると判定して、入
力ａにつながる経路を更に辿っていく。このようにして
不一致の原因を辿っていった結果、経路の途中にあるフ
リップフロップＢ３の端子Ｑ出力が時刻ｔｍ（ｔｍ＜ｔ
ｎ−２）で０から１に変化していたとする。このフリッ
プフロップＢ３の端子Ｃへのクロック入力および端子Ｄ
へのデータ入力の信号の変化が、図７に示すように、時
刻ｔｍ−１（ｔｍ−１＜ｔｍ）にデータ入力が１から０
に変化し、クロック入力はそれ以前の時刻ｔｍ−２（ｔ
ｍ−２＜ｔｍ−１）に０から１に変化していたとする。
このため、フリップフロップＢ３の端子Ｑの出力が０→
１に変化したとすると、期待値不一致となったのは、フ
リップフロップＢ３のクロック信号の立ち上がりがデー
タ信号の立ち下がりより早くなったことが原因というこ
とになる。

【００３５】その後は、フリップフロップＢ３の出力値
が反転したことの原因（根本的な原因）を探るため、時
刻ｔｍ−２で０→１に変化したクロック信号の経路を入
力方向に向かって辿っていき、外部入力端子を特定する
（以下、クロック端子という。図６ではＩ４，Ｉ５が該
当）。同様に、フリップフロップＢ３のデータ入力の経
路を入力方向に向かって辿っていき、外部入力端子を特
定する（以下、データ端子という。図６ではＩ１，Ｉ
２，Ｉ３が該当）。

【００３６】このようにして特定したクロック端子Ｉ
４，Ｉ５とデータ端子Ｉ１，Ｉ２，Ｉ３のシミュレーシ
ョン時における入力遅延時間が図８に示す通りであった
とする。この場合には、図９に示すように、そのタイミ
ング関係が逆になるように上記端子間の入力遅延時間の
大小関係を求める。その結果を競合端子間のタイミング
関係Ａ７として保存する。

【００３７】ステップ６では、競合端子間のタイミング
関係Ａ７をもとに、以下のようにしてテスト用タイミン
グ情報を生成する。ここでは、図１０を参照してその生
成方法を説明する。

【００３８】まず、競合している端子Ｉ１〜Ｉ５と、元
々入力遅延時間が設定してある端子Ｘと端子Ｙを除いた
全ての外部入力端子の入力遅延時間を０ｎｓに設定す
る。次に、競合端子間のタイミング情報Ａ７から端子Ｉ
１〜Ｉ５のうち入力遅延時間の小さい端子から順に遅延
時間Ｔｄである５ｎｓずつの幅を持たせて入力遅延時間
を設定していく。つまり、それぞれの端子の入力遅延時
間を、端子Ｉ１，Ｉ２，Ｉ３は５ｎｓ、端子Ｉ４は１０
ｎｓ、端子Ｉ５は１５ｎｓと設定する。最後に、端子Ｘ
と端子Ｙの元々の遅延時間に最大の入力遅延時間１５ｎ
ｓを加える。つまり、端子Ｘの入力遅延時間を４５ｎｓ
（＝Ｔｄｘ＋１５ｎｓ）、端子Ｙの入力遅延時間を６５
ｎｓ（＝Ｔｄｙ＋１５ｎｓ）と設定する。なお、端子Ｙ
の信号（ＲＺ信号）のパルス幅Ｔｗｙはそのままとす
る。また、この場合、端子Ｙの信号が２度目に変化する
までの時間は１６５ｎｓ（＝Ｔｄｙ＋Ｔｗｙ＋１５ｎ
ｓ）となり、パタン周期Ｔ（＝２００ｎｓ）を超えない
ため、パタン周期Ｔもそのままとなる。このようにして
生成したタイミング関係をテスト用の新しいタイミング
情報Ａ８として保存する。

【００３９】上記のように、ＬＳＩの回路接続情報から
全ての外部入力端子を、内部の順序素子のクロック入力
端子に接続されているか否かで、クロック系端子あるい
はデータ系端子と分類し、これらの端子間にテスターの
スキューを想定して入力の遅延時間を設定してシミュレ
ーションを実行した場合、スキューによってＬＳＩ内部
の回路動作が変わり、それがＬＳＩの外部出力にまで影
響をおよぼす出力端子で出力の期待値不一致が起こる。
このため、ＬＳＩテスターの入力端子間のスキューによ
って起こるテストトラブルの可能性をシミュレーション
で検証、より具体的には、期待値不一致の有無でテスト
トラブルが生じる可能性が有るか否かを判定することが
できる。

【００４０】シミュレーションによってテストトラブル
の可能性があることが判明した場合には、シミュレーシ
ョンで期待値不一致が発生した外部出力端子から入力方
向へ経路をトレースして不一致の原因となる入力端子対
を特定し、これらの端子の入力タイミングを比較して期
待値不一致が起こらないように入力タイミングを変更
し、最適なテスト条件を再度生成している。このため、
テストトラブルを確実に防止することができる。

【００４１】〔第２の実施の形態〕全体フローは第１の
実施の形態（図１）と基本的には同じであるが、この第
２の実施の形態ではシミュレーション用タイミング情報
を生成する際、クロック系端子間には入力遅延を設けず
に全て同一タイミングとし、クロック系端子とデータ系
端子の間にのみ入力遅延を設けるようにしている。以
下、図１、図１１および図１２を参照して、第２の実施
の形態によるスキュー検証方法について詳細に説明す
る。

【００４２】第２の実施の形態は、図１に示すフローチ
ャートにおいて、ステップ２ａ，２ｂが第１の実施の形
態から特に大きく異なっている。このため、それらステ
ップ２ａ，２ｂを中心に第１の実施の形態から異なって
いる部分のみ説明する。

【００４３】ステップ２ａでは、まず、端子情報Ａ２に
記述してあるクロック系端子およびデータ系端子の中か
ら、元のタイミング情報Ａ３に記述してある、あらかじ
めテストパタンの入力遅延時間が指定してある端子（図
３の端子Ｘおよび端子Ｙ）を除外する。次に、図１１に
示すように、全てのデータ系端子（端子１〜端子７）の
入力遅延時間を０ｎｓとし、これに対して全てのクロッ
ク系端子（端子８〜端子１０）に同一の入力遅延時間を
設定する。このとき遅延時間Ｔｄは、例えば、ＬＳＩテ
スターの入力端子間のスキュー値、例えば、５ｎｓとす
る。つまり、端子８〜端子１０の入力遅延時間を５ｎｓ
とする。最後に、あらかじめ除外しておいた端子Ｘと端
子Ｙの入力遅延時間を、クロック系端子の入力遅延時間
分だけ更にずらす。それにより、端子Ｘの入力遅延時間
は、元の遅延時間Ｔｄｘを３０ｎｓとすると、３５ｎｓ
（＝Ｔｄｘ＋Ｔｄ）となり、端子Ｙの入力遅延時間は、
元の入力遅延時間Ｔｄｙを５０ｎｓとすると、５５ｎｓ
（＝Ｔｄｙ＋Ｔｄ）となる。このようにして生成したタ
イミング関係をシミュレーション用タイミング情報Ａ４
１として保存する。

【００４４】他方のステップ２ｂでは、図１２に示すよ
うにステップ２ａとは逆に、データ系端子に対してクロ
ック系端子の入力タイミングを早くする。つまり、クロ
ック系端子（端子８〜端子１０）の入力遅延時間を０ｎ
ｓとし、これに対してデータ系端子（端子１〜端子７）
の入力遅延時間を５ｎｓ（＝Ｔｄ）とする。また、あら
かじめ除外しておいた端子Ｘと端子Ｙの入力遅延時間
を、ステップ２ａの場合と同様に、それぞれ３５ｎｓ
（＝Ｔｄｘ＋Ｔｄ）、５５ｎｓ（＝Ｔｄｙ＋Ｔｄ）とす
る。このようにして生成したタイミング関係をシミュレ
ーション用タイミング情報Ａ４２として保存する。

【００４５】このようにしても、シミュレーションで期
待値不一致が発生した場合に、第１の実施の形態と同じ
ようにして、それが発生した外部出力端子から入力方向
へ経路をトレースして不一致の原因となる入力端子対を
特定し、これらの端子の入力タイミングを比較して期待
値不一致が起こらないように入力タイミングを変更、例
えば、入力遅延時間の関係を逆にしたり、あるいはクロ
ック系端子の遅延時間を異ならせたりして最適なテスト
条件を再度生成することで、第１の実施の形態と同様の
効果を得ることができる。それらのシミュレーションで
期待値不一致が発生した場合の処理は、第１の実施の形
態と同じく、ステップ５以降で行われる。

【００４６】なお、本実施の形態では、シミュレーショ
ンで期待値不一致が発生した場合、新しいタイミング情
報を生成させて一連の処理を終了させているが、この新
しいタイミング情報を用いたシミュレーションを更に実
行して、そのタイミング情報で期待値不一致の発生の有
無を調べるようにしても良い。このときには、シミュレ
ーションで期待値不一致が発生しなくなるまで、タイミ
ング情報の生成とそれを用いたシミュレーションの実行
を繰り返すようにしても良い。それにより、テストトラ
ブルを完全に回避することも可能である。本発明は、こ
の他にも様々な変形が可能である。

【００４７】

【発明の効果】以上説明したとおり、本発明のスキュー
検証方法によれば、テスト対象とする半導体集積回路の
外部入力端子に入力される信号の第１の入力のタイミン
グを、この半導体集積回路をテストする装置のスキュー
を考慮して決定し、決定された第１の入力タイミングを
用いてシミュレーションを行い、このシミュレーション
で期待値が不一致となった外部出力端子があった場合
に、この第１の入力タイミングに基づいて不一致が発生
した外部出力端子を特定し、これらの端子の入力タイミ
ングを比較して期待値不一致が起こらないように入力タ
イミングを変更し、テスト装置のスキューの影響を受け
ることなく最適なタイミング条件で半導体集積回路をテ
ストするための第２の入力タイミングを決定する第３の
工程とを少なくとも有し、第１の工程は、第１の入力タ
イミングの決定を、半導体集積回路を構成する素子およ
び素子間の接続関係から、各外部入力端子を順序素子の
クロック入力端子と経路でつながっているか否かでそれ
ぞれ分類し、分類結果に応じて各外部入力端子に入力さ
れる信号の遅延時間をスキューに基づき設定することで
行うようにしたので、ＬＳＩテスターを用いたテスト時
のトラブルを確実に回避することができる。

【図面の簡単な説明】

【図１】第１の実施の形態によるスキュー検証方法を説
明するフローチャートである。

【図２】外部入力端子に接続された内部回路の一部を示
す図である。

【図３】元のタイミング情報として記述された内容例を
説明するタイミングチャートである。

【図４】元のタイミング情報として記述された内容を基
に設定するタイミング関係の設定方法を説明するタイミ
ングチャートである。

【図５】元のタイミング情報として記述された内容を基
に設定するタイミング関係の設定方法を説明するタイミ
ングチャートである。

【図６】外部出力端子からトレースバックされる回路例
を示す図である。

【図７】図６中に示すフリップフロックの入力信号が変
化するタイミングを説明するタイミングチャートであ
る。

【図８】図６中に示す外部入力端子の入力信号が変化す
るタイミングを説明するタイミングチャートである。

【図９】図８中に示す入力信号のタイミング関係を基に
新たに設定するタイミング関係を説明するタイミングチ
ャートである。

【図１０】新たに設定されたタイミング関係を基に生成
させたテスト用タイミング情報の内容を説明するタイミ
ングチャートである。

【図１１】第２の実施の形態を示す図であり、元のタイ
ミング情報として記述された内容を基に設定するタイミ
ング関係の設定方法を説明するタイミングチャートであ
る。

【図１２】第２の実施の形態を示す図であり、元のタイ
ミング情報として記述された内容を基に設定するタイミ
ング関係の設定方法を説明するタイミングチャートであ
る。

【図１３】従来のスキュー検証方法を説明するフローチ
ャートである。

【図１４】従来のスキュー検証方法で作成される信号パ
タンを説明するタイミングチャートである。

【図１５】従来のスキュー検証方法で作成される信号パ
タンを説明するタイミングチャートである。

【符号の説明】

Ａ１ 回路接続情報 Ａ２ 端子情報 Ａ３ 元のタイミング情報 Ａ４１，Ａ４２ シミュレーション用タイミング情報 Ａ５ テストパタン Ａ６１，Ａ６２，Ａ７ 結果 Ａ８ 新しいタイミング情報

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 テスト対象とする半導体集積回路の各外
   部入力端子に入力される信号の第１の入力タイミング
   を、前記半導体集積回路をテストするテスト装置のスキ
   ューを基に決定する第１の工程と、 前記第１の工程で決定した第１の入力タイミングを用い
   てシミュレーションを行う第２の工程と、 前記第２の工程で行ったシミュレーションで期待値が不
   一致となった前記半導体集積回路の外部出力端子があっ
   た場合に、前記第１の入力タイミングに基づいて前記不
   一致が発生した外部出力端子を特定し、これらの端子の
   入力タイミングを比較して期待値不一致が起こらないよ
   うに入力タイミングを変更し、前記テスト装置のスキュ
   ーの影響を受けることなく最適なタイミング条件で前記
   半導体集積回路をテストするための第２の入力タイミン
   グを決定する第３の工程とを少なくとも有し、 前記第１の工程は、前記第１の入力タイミングの決定
   を、前記半導体集積回路を構成する素子および前記素子
   間の接続関係から、前記各外部入力端子を順序素子のク
   ロック入力端子と経路でつながっているか否かでそれぞ
   れ分類し、前記分類結果に応じて前記各外部入力端子に
   入力される信号の遅延時間を前記スキューに基づき設定
   することで行う、 ことを特徴とするスキュー検証方法。
2. 【請求項２】 前記第１の工程では、前記遅延時間のな
   かで最大となっている遅延時間に応じて、前記シミュレ
   ーションで用いるテストパタンの周期を変更する請求項
   １に記載のスキュー検証方法。
3. 【請求項３】 前記第３の工程は、前記第２の工程で行
   ったシミュレーションで期待値が不一致となった前記半
   導体集積回路の外部出力端子から信号が入力されてくる
   方向に向かって経路をトレースしていくことにより、前
   記外部出力端子と経路でつながっている複数の前記外部
   入力端子を特定し、前記特定した複数の外部入力端子の
   前記第１の入力タイミングに基づいて、前記特定した複
   数の外部入力端子の第２の入力タイミングを決定する請
   求項１に記載のスキュー検証方法。
4. 【請求項４】 前記第３の工程では、前記期待値を不一
   致とさせた原因となっている順序素子を特定するととも
   に、前記特定した順序素子のクロック入力端子あるいは
   データ入力端子と経路でつながっている前記外部入力端
   子をそれぞれ特定し、前記クロック入力端子およびデー
   タ入力端子の各信号が変化するタイミングならびに前記
   特定した外部入力端子の第１の入力タイミングに基づい
   て、前記特定した外部入力端子の第２の入力タイミング
   を決定する請求項１または３に記載のスキュー検証方
   法。
5. 【請求項５】 前記第３の工程では、前記第２の入力タ
   イミングとして決定した遅延時間のなかで最大となって
   いる遅延時間に応じて、前記シミュレーションで用いる
   テストパタンの周期を変更する請求項４に記載のスキュ
   ー検証方法。