JP4351207B2 - タイミング検証方法及びタイミング検証装置 - Google Patents

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Description

本発明は、半導体集積回路のタイミング検証方法及びタイミング検証装置に関するものである。
半導体集積回路の開発工程において、デジタル回路のタイミング検証にスタティックタイミング解析(STA)が実施されている。スタティックタイミング解析は、回路中の素子等に対してそれぞれ割り当てられた遅延時間に基づき回路のタイミング検証が行われる。このスタティックタイミング解析において、同一経路の信号のばらつきを考慮し、タイミング検証の悲観性を軽減することが求められている。
従来、半導体集積回路の開発において、論理回路の動作を確認し保証するためにタイミング検証を行っている。図15に示すように、タイミング検証は、遅延計算処理(ステップ201)と、タイミング解析処理(STA)(ステップ202)を含む。遅延計算処理において、ファイル203から配線寄生容量などの寄生情報を読み込み、ファイル204のセルライブラリを読み込み、ファイル205から遅延計算結果に対する補正情報などのセットアップ情報を読み込み、論理回路の各素子における遅延値を算出し、算出結果として遅延情報を含むファイル206を生成する。タイミング解析処理において、ファイル206の遅延情報、つまりステップ201において算出した遅延値と、ファイル207の設計制約とに基づいて、パス(信号の伝達経路)における遅延累積値を算出してフリップフロップ回路(FF回路)やメモリ等の入力端子におけるパルス幅を解析するスタティックタイミング解析を実施する。そして、スタティックタイミング解析の解析結果に基づき、論理回路におけるタイミング検証の結果(タイミングレポート208)を生成する。
半導体集積回路におけるトランジスタや配線を形成するプロセスや電源電圧,温度などの各要素におけるばらつきは、素子の遅延時間に影響を与える。このため、上記の遅延値を算出する工程において、チップにおける各要素のばらつき(OCV)の係数を考慮した遅延値を算出する。この算出した遅延値によりスタティックタイミング解析を実施することで、チップ内のばらつきが発生しても半導体集積回路が正常に動作可能であるか否かを検証することができる。
一例として、半導体集積回路は、図16に示すように、クロック信号ckが複数段のバッファ回路211を介してFF回路212に供給される回路を含む。パルス幅チェックでは、FF回路212のクロック入力端子212aにおけるクロック信号ckのパルス幅をチェックする。この場合、クロック信号ckは、複数段のバッファ回路211によるパス遅延によりクロック信号ck1として対象とするFF回路212に到達する。このクロック信号ck1のパルス幅Width(H)は、クロック信号ckのパルス幅PWHと、クロック信号ckの供給元(例えば、外部入力端子)に対するバッファ回路211の入力端子における立ち上がり遅延時間rise_maxmaxと立ち下がり遅延時間fall_maxminとから、
Width(H)=PWH+fall_maxmin−rise_maxmax ・・・(1)
により求められる。尚、立ち上がり遅延時間rise_maxmaxは、ワースト条件におけるクロック信号ckの立ち上がりエッジに対するクロック信号ck1の立ち上がりエッジの遅れ時間(ライズ遅延)である。立ち下がり遅延時間fall_maxminは、ワースト条件におけるクロック信号ckの立ち下がりエッジに対するクロック信号ck1の立ち下がりエッジの遅れ時間(フォール遅延)である。
立ち上がり遅延時間rise_maxmaxについて遅延時間の最大値を考慮し、立ち下がり遅延時間fall_maxminについて遅延時間の最小値を考慮することは、両遅延時間rise_maxmax,fall_maxminにおける時間差を大きくしてタイミング的に厳しいチェックを行うためである。尚、同様な式を用いてパルス幅を検証する方法が特許文献1に開示されている。
更に、ワースト条件におけるばらつき係数OCVwを導入した場合、上記の式(1)は、
Width(H)=PWH+fall_maxmax×OCVw−rise_maxmax ・・・(2)
と表される。そして、上記の式(3)により求められたパルス幅Width(H)と、対象セル(図においてFF回路112)の規格値tPWとを比較してパルス幅をチェックしていた。
同様に、ワースト条件におけるLパルス幅Width(L)は、
Width(L)=pw(L)+rise_maxmin−fall_maxmax
=pw(L)+rise_maxmax×OCVw−fall_maxmax
により求められる。また、ベスト条件におけるHパルス幅Width(H)は、
Width(H)=pw(H)+fall_minmin−rise_minmax
=pw(H)+fall_minmin−rise_minmin×OCVb
により求められ、ベスト条件におけるLパルス幅Width(L)は、
Width(L)=pw(L)+rise_minmin−fall_minmax
=pw(L)+rise_minmin−fall_minmin×OCVb
により求められる。尚、miniminはベスト条件における最小遅延、minmaxはベスト条件における最大遅延、OCVbはベスト条件におけるばらつき係数を示す。
別の例として、半導体集積回路は、図17に示すように、クロック信号ckを複数のバッファ回路221により2つのFF回路222,223に伝達する回路を含む。第1のFF回路222は、伝達された信号ck1の立ち上がりエッジに同期動作し、第2のFF回路223は伝達された信号ck2の立ち下がりエッジに同期動作する。タイミングチェックでは、FF回路223の入力端子223a,223bにおけるデータ(Data)とクロック信号(ck2)のタイミングチェックを行う。
特開2001−184372号公報
しかしながら、図16に示す回路において、クロック信号ckを伝達するバッファ回路211の数が多くなると、クロック信号ckの入力端からFF回路212までの累積的なばらつき量が多くなり、立ち上がりエッジと立ち下がりエッジとが近づいてパルス幅が極めて短くなり、多くの回路の入力端子におけるパルス幅がエラーであると判定され、結果的にタイミングの収束を遅らせ半導体集積回路の設計時間を長くする要因となっていた。
また、パルス幅は、同じセル(図16においてバッファ回路211)から出力される立ち上がり遅延と立ち下がり遅延の影響を受ける。実際の回路では、全ての回路素子において立ち上がりと立ち下がりのうちの一方のみが一様に変動することは極めて少ない。従って、セルから出力される信号の立ち上がり遅延と立ち下がり遅延の一方だけがチップ内のばらつきの影響を受けて変動することは考えにくく、上記のように一方の遅延に対して遅延ばらつきを考慮する、つまり異なる条件の立ち上がり遅延時間と立ち下がり遅延時間を用いて検証を行っているため、正しい検証結果が得られないことや、悲観的な検証を実施していた。
一方、図17に示す回路において、データパスにおけるソース側のFF回路222とターゲット側のFF回路223のクロック信号の位相が逆である。つまりソース側のFF回路222が応答するクロック信号ck1の遷移と、ターゲット側のFF回路223が応答するクロック信号ck2の遷移が異なっている。このため、クロック信号ckの供給元(例えば、外部入力端子)からFF回路222までとFF回路223までをそれぞれ別々の経路として扱わなければならない。別経路とした場合、個々の経路に対してばらつきを考慮しなければならない。その結果、クロック信号ck1とクロック信号ck2の双方に対して必要以上にばらつきを考慮することとなり、悲観的な検証となっていた。
本発明は上記問題点を解決するためになされたものであって、その目的は、ばらつきを正しく考慮したタイミング検証方法及びタイミング検証装置を提供することにある。
上記目的を達成するため、請求項1,7に記載の発明によれば、前記検証対象信号の前記入力端子までの伝達経路に含まれる複数のインスタンスにおける信号の立ち上がりに対応する複数の第1ばらつき分布前記複数のインスタンスにおける前記信号の立ち下がりに対応する複数の第2ばらつき分布を前記伝達経路であるパスに沿って前記入力端子まで伝播し、前記パスを伝播した前記複数の第1ばらつき分布に基づく該入力端子における前記信号の立ち上がりのばらつきの分布と前記パスを伝播した前記複数の第2ばらつき分布に基づく該入力端子における前記信号の立ち下がりのばらつきの分布に基づいて該入力端子における前記信号のパルス幅の検証を行うようにしたため、立ち上がりの遅延時間と立ち下がりの遅延時間とをそれぞれ別々に考慮する、つまり立ち上がりのばらつきと立ち下がりのばらつきを正しく考慮して検証を行うことができるため、悲観的な検証になるのを防ぐことができる。
請求項2,8に記載の発明によれば、前記検証対象信号の立ち上がりと立ち下がりのそれぞれに対応する遅延ばらつきを、該検証対象信号のパルス幅が厳しくなる条件にて算出し、前記パルス幅の検証を行うステップにおいて該算出したばらつき量に基づいて前記入力端子におけるパルス幅をチェックするようにしたため、入力端子におけるパルス幅を正しく検証することができる。
請求項3に記載の発明によれば、前記タイミング検証を行うステップにおいて、スタティックタイミング解析の解析結果に対して前記ばらつきを考慮したパルス幅を算出し、該パルス幅をチェックするようにしたため、入力端子におけるパルス幅を正しく検証することができる。
請求項4に記載の発明によれば、基準プロセスにおける遅延値と、条件を変更したプロセスにおける立ち上がりの遅延値及び立ち下がりの遅延値との比率を算出するステップと、該比率をテーブル化するステップと、前記テーブルから検証条件におけるばらつき量を抽出するステップと、を有し、該ばらつき量に基づいて前記パルス幅の検証を行うようにしたため、容易にばらつき量を得ることができる。
請求項5に記載の発明によれば、前記立ち上がりのばらつき量と前記立ち下がりのばらつき量とに基づいて、立ち上がりと立ち下がりの相関を表しばらつき量の最大値に対する比率を補正係数として算出し、該補正係数に基づいて前記パルス幅を算出するようにしたため、ばらつき係数を別々に扱うことができない場合においても、立ち上がりのばらつきと立ち下がりのばらつきを考慮した検証を行うことができる。
請求項6,9に記載の発明によれば、前記タイミング検証を行うステップは、互いに逆相の信号に同期動作する第1インスタンスと第2インスタンスとに1つの検証対象信号を同一の伝達経路を介して供給するとともに、該検証対象信号に同期動作する前記第1インスタンスから出力される第2対象信号を前記第2インスタンスに入力し、該第2インスタンスの入力端子における前記検証対象信号と前記第2対象信号とのタイミングを検証するものであり、前記第1インスタンス又は前記第2インスタンスが同期動作する位相のエッジにおける遅延ばらつきを緩和する緩和係数を算出するステップを有し、前記タイミング検証を行うステップにおいて、該緩和係数に基づいてばらつき量を緩和した信号と前記第2対象信号とに基づいてタイミング検証を行うようにした。従って、1つの信号の逆相にて動作するインスタンスのようにばらつき係数を別々に扱うことができない場合においても、立ち上がりのばらつきと立ち下がりのばらつきを考慮した検証を行うことができる。
請求項10,13に記載の発明によれば、前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播し、該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うようにした。また、前記タイミング検証を行うステップは、互いに逆相の信号に同期動作する第1インスタンスと第2インスタンスとに1つの検証対象信号を同一の伝達経路を介して供給するとともに、該検証対象信号に同期動作する前記第1インスタンスから出力される第2対象信号を前記第2インスタンスに入力し、該第2インスタンスの入力端子における前記検証対象信号と前記第2対象信号とのタイミングを検証するものであり、前記第1インスタンス又は前記第2インスタンスが同期動作する位相のエッジにおける遅延ばらつきを緩和する緩和係数を算出するステップを有し、前記タイミング検証を行うステップにおいて、該緩和係数に基づいてばらつき量を緩和した信号と前記第2対象信号とに基づいてタイミング検証を行うようにした。
請求項11に記載の発明によれば、前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播し、該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うようにした。また、前記検証対象信号の立ち上がりと立ち下がりのそれぞれに対応するばらつき量を、該検証対象信号のパルス幅が厳しくなる条件にて数値化し、前記立ち上がりのばらつき量と前記立ち下がりのばらつき量とに基づいて、立ち上がりと立ち下がりの相関を表しばらつき量の最大値に対する比率を補正係数として算出し、前記タイミング検証を行うステップにおいて前記算出した補正係数に基づいて前記入力端子におけるパルス幅を算出し、該パルス幅をチェックするようにした。
請求項12に記載の発明によれば、前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播し、該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うようにした。また、基準プロセスにおける遅延値と、条件を変更したプロセスにおける立ち上がりの遅延値及び立ち下がりの遅延値との比率をばらつき係数として算出し、該ばらつき係数をテーブル化し、前記テーブルから検証条件におけるばらつき量を抽出し、前記立ち上がりのばらつき量と前記立ち下がりのばらつき量とに基づいて、立ち上がりと立ち下がりの相関を表しばらつき量の最大値に対する比率を補正係数として算出し、前記タイミング検証を行うステップにおいて前記算出した補正係数に基づいて前記入力端子におけるパルス幅を算出するようにした。
本発明によれば、ばらつきを正しく考慮したタイミング検証方法及びタイミング検証装置を提供することができる。
以下、本発明を具体化した実施の形態を図面に従って説明する。
図2は、タイミング検証装置11の概略構成図である。
タイミング検証装置11は一般的なCAD(Computer Aided Design) 装置からなり、信号伝播部、検証部、数値化部としての中央処理装置(以下、CPU)12、メモリ13、記憶装置14、表示装置15、入力装置16、及びドライブ装置17を備え、それらはバス18を介して相互に接続されている。
CPU12は、メモリ13を利用してプログラムを実行し、タイミング検証に必要な処理を実現する。メモリ13には、タイミング検証の機能を提供するために必要なプログラムとデータが格納され、メモリ13としては、通常、キャッシュ・メモリ,システム・メモリ,及びディスプレイ・メモリ等(図示略)を含む。
表示装置15は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、CRT,LCD,PDP等(図示略)が用いられる。入力装置16は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等(図示略)が用いられる。
記憶装置14は、通常、磁気ディスク装置,光ディスク装置,光磁気ディスク装置等(図示略)を含む。記憶装置14には、後述するタイミング検証処理のためのプログラムデータ(以下、プログラム)及び各種のデータファイル(以下、ファイル)が格納される。CPU12は、入力装置16による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ13へ転送し、それを逐次実行する。この記憶装置14は、データベースとしても使用される。
CPU12が実行するプログラムは、記録媒体19にて提供される。ドライブ装置17は、記録媒体19を駆動し、その記憶内容にアクセスする。CPU12は、ドライブ装置17を介して記録媒体19からプログラムを読み出し、それを記憶装置14にインストールする。
記録媒体19としては、メモリカード,フレキシブルディスク,光ディスク(CD-ROM,DVD-ROM,… ),光磁気ディスク(MO,MD,…)等(図示略)、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体19に、上述のプログラムを格納しておき、必要に応じて、メモリ13にロードして使用することもできる。
尚、記録媒体19には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体(ハードディスク等)にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。
図1は、タイミング検証装置11が実行するタイミング検証処理を示すフローチャートである。
タイミング検証装置11は、ばらつき係数抽出処理(ステップ21)において、テクノロジファイル31を読み込み、半導体集積回路の製造プロセスの条件に基づき、セル毎のばらつき係数を抽出する。テクノロジファイル31には、標準プロセスにおける各セルの立ち上がりエッジの遅延時間(以下、立ち上がりエッジに関するものをriseを用いて表す)と立ち下がりエッジの遅延時間(以下、立ち下がりエッジに関するものとfallを用いて表す)が含まれる。rise遅延の値をTpd_typ_riseとし、fall遅延の値をTpd_typ_fallとする。また、テクノロジファイル31には、変更したプロセス条件における各セルのrise遅延の値Tpd_xx_rise及びfall遅延の値Tpd_xx_riseが含まれる。「xx」は、遅延評価の結果に基づくものである。プロセス条件にはMOSトランジスタの形式であるPch,Nchの組み合わせがある。遅延評価の結果、rise遅延のfall遅延の組み合わせがslow,slowの場合(xx=ss)、slow,fastの場合(xx=sf)、fast,slowの場合(xx=fs)、fast,fast(xx=ff)の場合がある。
次に、遅延計算処理(ステップ22)において、タイミング検証装置11は、寄生情報ファイル32から配線寄生容量などの寄生情報を読み込み、セットアップファイル33から遅延計算結果に対する補正情報(オンチップばらつきの係数)を読み込み、セルライブラリ34を参照し、着目パスの各回路要素におけるディレイ値(遅延情報)を抽出する。そして、タイミング検証装置11は、遅延情報を含むファイル35を作成する。
次に、タイミング解析処理(STA)(ステップ23)において、タイミング検証装置11は、ファイル35の遅延情報を読み込み、ファイル36の設計制約を読み込み、それらに基づいてタイミング検証処理を実行し、その実行結果に基づいてタイミングリスト37を生成する。
次に、タイミングチェック処理(ステップ24)において、タイミング検証装置11は、タイミングリスト37を読み込み、ステップ21において抽出したばらつき係数に基づいて、riseとfallのそれぞれに対応するばらつき量、及びriseとfallの相関性を考慮した補正係数の少なくとも一方を抽出する。そして、タイミング検証装置11は、遅延時間を再計算し、その計算結果に基づいてパルス幅、タイミングの判定を行い、その判定結果をタイミングレポート38として出力する。
図3は、タイミングチェック処理を示すフローチャートである。尚、このフローチャートは、ばらつき量を抽出してタイミング検証を行う場合についてのものである。
タイミング検証装置11は、ステップ41において、図1に示すタイミングリスト37をから遅延情報を読み込む。遅延情報には、パス上のゲート(回路素子、セル)における遅延値、配線遅延値、チェック対象のセルにおいて仕様として設定されたパルス幅(PWIDTH_H,PWIDTH_L)を含む。
ステップ42において、タイミング検証装置11は、遅延値の変換を行う。タイミングリスト37のゲート遅延値は、遅延計算結果に対する補正情報(オンチップばらつきの係数:OCV係数)を含むため、タイミング検証装置11は、ゲート遅延値をOCV係数で割り、中心値を求める。つまり、タイミング検証装置11は、検証するパルスの前エッジが着目するセルの入力端子に到着するStart_Arrival_Timeをオンチップばらつきの最大値OCVmaxで割り、パルスの後エッジが到着するEnd_Arrival_Timeのゲート遅延値をオンチップばらつきの最小値OCVminで割り、中心値を求める。End_Arrival_TimeとStart_Arrival_Timeは、そのパスの始点、つまり信号の入力点から着目する端子までに、信号の伝達に要する時間、つまり遅延時間である。
ステップ43において、タイミング検証装置11は、セル種類毎にriseとfallのそれぞれに対応したばらつき係数を読み込み、各ゲートにおける遅延ばらつきの分布形状、つまりばらつき量の範囲を得る。
ステップ44において、タイミング検証装置11は、パスにおける分布波形合成処理を行う。つまり、タイミング検証装置11は、各ゲートの遅延(セル遅延)における分布の波形合成結果に、配線遅延を加算して着目するセルの入力端子(end point)における遅延の分布波形を算出する。
ステップ45において、タイミング検証装置11は、End_Arrival_TimeとStart_Arrival_Timeを再計算する。End_Arrival_TimeとStart_Arrival_Timeの差がパルス幅であり、パルス幅と所定のタイミングつまりセルの許容パルス幅との差がSlack値(タイミングに対する余裕度)となる。タイミング検証装置11は、Start_Arrival_Timeの分布波形に対してrise又はfallのばらつき量の3σ遅い点の時刻を算出する。し、End_Arrival_Timeの分布波形に対してfall又はriseのばらつき量の3σ速い点の時刻を算出。タイミング検証装置11は、電圧、温度におけるばらつき量を考慮する場合には、ワースト条件の場合にはEnd_Arrival_Timeの分布波形に乗算し、ベスト条件の場合にはStart_Arrival_Timeの分布波形に乗算する。
ステップ46において、タイミング検証装置11は、ステップ45における計算結果に基づき、着目パスのSlack値(タイミングに対する余裕度)を算出するそして、タイミング検証装置11は、算出したSlack値によって、タイミング条件違反であるか(予め規定されたタイミング条件を満足するか否か)を判定する。
このように、タイミング検証装置11は、riseに対するばらつき量とfallに対するばらつき量とをそれぞれ扱うことで、それぞれのばらつき量の相関を考慮したタイミング検証を行う。このため、ばらつきを考慮したタイミング検証を行うことができ、悲観的な検証を回避することができる。
尚、上記のステップ24(図1参照)におけるばらつきの補正係数は、riseとfallの相関性を考慮した値であるため、End_Arrival_TimeとStart_Arrival_Timeの何れか一方(例えばEnd_Arrival_Time)におけるばらつき量に補正係数を加味することで、riseとfallの相関を考慮したタイミング検証を行うことができる。
図4には、図3のステップ43において扱われる同一経路におけるばらつき量が示されている。
なお、図4には、PTV(プロセス,温度,電圧)のworst条件とbest条件について、Hパルスの場合における、素子、電源電圧、温度、配線、計算誤差について設定されたばらつき量を示す。尚、図4の配線におけるばらつき量において、「Xtalk」は配線間のクロストークを示し、配線におけるばらつき量はクロストークによるばらつき量を含むことを示している。温度、電源電圧におけるばらつき量「wt,bt,wv,bv」は、遅延補正係数として設定されている。
図5は、図1のタイミングチェック(ステップ24)における入出力データを示す。即ち、ステップ24において、タイミング検証装置11は、タイミングリスト37とともにセットアップファイル33に設定された遅延計算結果に対する補正情報(オンチップのばらつき係数)51、プロセス条件に対するセル毎のばらつき係数(Kocv_p)52、品種毎の電圧条件、温度条件に対する遅延補正係数(Kocv_v,Kocv_t)53を読み込む。そして、タイミング検証装置11は、タイミングレポート38を生成する。
次に、ばらつき係数、ばらつき量、ばらつきの補正係数の抽出について詳述する。
先ず、ばらつき係数の抽出手順を説明する。
1.標準プロセス(Typical Process)におけるrise遅延値及びfall遅延値を測定し、それらの値をTpd_typ_rise及びTpd_typ_fallとする。
2.プロセス条件を変更したときのrise遅延値及びfall遅延値を測定し、Tpd_xx_rise及びTpd_xx_fallとする。プロセス条件には、Pch,Nchの組み合わせがあり、遅延評価の結果、rise遅延とfall遅延の組み合わせがslow,slowの場合、slow,fastの場合、fastslow,slowの場合、fast,fastの場合がある。それぞれの結果を、ss,sf,fs,ffとする。例えば、rise遅延とfall遅延の組み合わせがslow,slowの場合、測定値をTpd_ss_rise,Tpd_ss_fallとする。
3.標準プロセスにおける遅延値に対するプロセス振り条件における遅延値の遅延ばらつきを、標準プロセスにおける遅延値に対するプロセス振り条件における遅延値の比率ratioをとして算出する。rise遅延値とfall遅延値の遅延ばらつきの比率は、
ratio_rise=(Tpd_xx_rise)/(Tpd_typ_rise)
ratio_fall=(Tpd_xx_fall)/(Tpd_typ_fall)
として表される。そして、これら比率をばらつき係数とする。
4. rise遅延とfall遅延の組合せの4条件でのratioをテーブル化する。図7はテーブル61の一例を示し、図6はテーブル61をグラフ化したものである。尚、図7に示すテーブルと図6に示すグラフ化したテーブルは、インバータ回路(反転バッファ)の特性例であり、括弧内は、rise_ratio:fall_ratioの値を示す。グラフは、ばらつきの中心特性(標準プロセス)におけるrise遅延値及びfall遅延値を「1」として表されている。図6において実線で示した範囲は、ばらつきの範囲を示していることになる。
次に、ばらつき量の抽出手順を説明する。
タイミング検証の検証条件を考慮し、上記のように作成したばらつき係数のテーブル61からばらつき量を抽出する。
検証条件には、コーナー条件(worst,best)とパルスの種類(H,L)がある。パルス幅が小さくなるばらつき条件(図9(a)〜(d)参照)を考慮してばらつき係数を抽出し、ばらつきの中心に対する該抽出したばらつき係数の差の絶対値をばらつき量とする。つまり、図6において、ばらつきの中心点に対して、ばらつきの範囲を示す四角形の頂点の相対座標値をばらつき量として抽出する。中心の値は「1」であるため、ばらつき量は(1−ratio)の絶対値となる。
例えば、ワースト条件におけるHパルスの場合(図9(a)参照)、パルス幅が小さくなる条件は、riseが遅くなることと、fallが早くなることである。そして、同一セルにおけるばらつきを考えた場合、riseのばらつき係数とfallのばらつき係数が同時に大きくなることはないので、逆コーナーつまり図6における四角形の対角の(SS)と(ff)の値ではなく、アンバランスコーナとして(ss)と(sf)を考慮することになる。従って、この条件において、riseのばらつき係数の最大値である(ss)の点の座標値(rise成分)と中心値との差の絶対値「0.2」を、ワースト条件におけるriseのばらつき量とする。同様に、この条件において、fallのばらつき係数の最小値である(sf)の点の座標値(fall成分)と中心値との差の絶対値「0.1」を、ワースト条件におけるfallのばらつき量とする。
同様にして、ワースト条件におけるLパルスに対するばらつき量、ベスト条件におけるHパルスに対するばらつき量、ベスト条件におけるLパルスのばらつき量を抽出する。その抽出結果をまとめると、
・worst条件Hパルスの場合:rise=0.2(ss),fall=0.1(sf)
・worst条件Lパルスの場合:fall=0.2(ss),rise=0.1(fs)
・best条件Hパルスの場合:rise=0.1(sf),fall=0.2(ff)
・best条件Lパルスの場合:fall=0.1(fs),rise=0.2(ff)
となる。
図8は、バッファ回路(非反転バッファ)におけるばらつき範囲の一例を示すグラフである。このばらつき範囲によりばらつき量は、上記のインバータ回路の場合と同様にして、
・worst条件Hパルスの場合:rise=0.2(ss),fall=0.05(sf)
・worst条件Lパルスの場合:fall=0.2(ss),rise=0.05(fs)
・best条件Hパルスの場合:rise=0.05(sf),fall=0.2(ff)
・best条件Lパルスの場合:fall=0.05(fs),rise=0.2(ff)
となる。
次に、ばらつきの補正係数の抽出手順を説明する。
上記のように抽出したばらつき量に基づいて、一方のばらつき量を最大値との比として表す。この比をばらつきの補正係数(Kd_c)としている。このように表された補正係数は、rise遅延値とfall遅延値の相関を示す。例えば、Hパルスにおいて、worst条件では遅延がばらつきによって早まるfall側のばらつき量の比を、best条件では遅延がばらつきによって遅くなるrise側のばらつき量の比を、補正係数として表す。また、Lパルスにおいて、worst条件では遅延がばらつきによって遅くなるrise側のばらつき量の比を、best条件では遅延がばらつきによって早まるfall側のばらつき量の比を、補正係数として表す。
図6に示す特性を有するインバータ回路の場合、riseとfallのばらつき量は、
・worst条件Hパルスの場合:rise=0.2(ss),fall=0.1(sf)
・worst条件Lパルスの場合:fall=0.2(ss),rise=0.1(fs)
・best条件Hパルスの場合:rise=0.1(sf),fall=0.2(ff)
・best条件Lパルスの場合:fall=0.1(fs),rise=0.2(ff)
であるため、各条件における補正係数Kd_cは、最大値が0.2であるから、
・worst条件Hパルスの場合:Kd_c(fall)=0.1/0.2=0.5
・worst条件Lパルスの場合:Kd_c(rise)=0.1/0.2=0.5
・best条件Hパルスの場合:Kd_c(rise)=0.1/0.2=0.5
・best条件Lパルスの場合:Kd_c(fall)=0.1/0.2=0.5
となる。
同様に、図8に示す特性を有するバッファ回路の場合、各条件における補正係数Kd_cは、
・worst条件Hパルスの場合:Kd_c(fall)=:0.05/0.2=0.25
・worst条件Lパルスの場合:Kd_c(rise)=0.05/0.2=0.25
・best条件Hパルスの場合:Kd_c(rise)=0.05/0.2=0.25
・best条件Lパルスの場合:Kd_c(fall)=0.05/0.2=0.25
となる。
なお、上記実施の形態では、標準プロセス(Typical Process)を基準にしたばらつき係数、ばらつき量、および補正係数の抽出方法を示したが、chipの中心特性を基準としてon chipの特性ばらつきを表現してもよい。
次に、タイミング検証方法を説明する。
図10は、スタティックタイミング解析におけるパルス幅チェックを説明するための模式図である。
クロック信号ckは、複数のバッファ回路71〜76を介してフリップフロップ回路(FF回路)77のクロック入力端子に入力される。図には、各バッファ回路71〜76におけるばらつき分布71a〜76aを示す。図2に示すタイミング検証装置11は、このクロック信号ckをFF回路77に伝達するパス70における遅延ばらつきを考慮し、FF回路77のクロック入力端子におけるクロック信号ck1のパルス幅を検証する。
タイミング検証装置11は、パス70上のセル(バッファ回路71〜76)に対し、セルライブラリ34(図1参照)や寄生情報ファイル32の配線寄生容量から解析した遅延情報と先に抽出したばらつき量から各バッファ回路71〜76の遅延のばらつき分布71a〜76aを見積る。次に、タイミング検証装置11は、見積もった分布情報を解析の対象となるFF回路77のクロック入力端子まで伝播させる。そして、タイミング検証装置11は、伝播させたばらつき分布81,82の3σを考慮した遅延時間fall_maxmin,rise_maxmaxを算出し、それらの遅延時間とクロック信号ckのパルス幅pw(H)とに基づいて、クロック信号ck1のパルス幅Width(H)を
Width(H)=pw(H)+fall_maxmin−rise_maxmax
により求める。そして、タイミング検証装置11は、求めたパルス幅Width(H)と対象とするFF回路77の規格値tPW(H)とを比較してパルス幅をチェックする。
尚、上記の説明を、タイミングリスト37(図1参照)の用語により説明すると、対象とするFF回路77の入力端子におけるパルス幅Actual Pulse Widthは、パルスの最初のエッジの到達時間Start Arrival Timeと、パルスの最後のエッジの到達時間End Arrival Timeとから、
Actual Pulse Width=End Arrival Time−Start Arrival Time
により求められる。尚、両到達時間Start Arrival Time,End Arrival Timeは、ばらつき分布の3σを考慮した時間である。
上記により求めたパルス幅Actual Pulse WidthとFF回路77の動作必要時間Required Time(規格値Cell Spec PWIDTH_H及びCell Spec PWIDTH_L)とから、FF回路77におけるSlak値を、次式に従って求める。
Slack=Actual Pulse Width −Required Time
により求める。そして、タイミング検証装置11は、算出したSlack値が0以上であればタイミング満足(OK)と判定し、Slack値が0未満であればタイミング不良(NG)と判定する。
図11は、別のスタティックタイミング解析におけるパルス幅チェックを説明するための模式図である。
パス70の構成は同じであり、タイミング検証装置11はばらつきの補正係数Kd_cによりパルスチェックを行う。
即ち、タイミング検証装置11は対象とするセルであるFF回路77の入力端子におけるばらつきの分布に対して補正係数を乗算することで補正分布83を算出する。そして、タイミング検証装置11は、算出したfallの補正分布83の3σとriseのばらつき分布81とに基づいて遅延時間fall_maxmin,rise_maxmaxを算出し、それらの遅延時間とクロック信号ckのパルス幅pw(H)とに基づいて、クロック信号ck1のパルス幅Width(H)を算出し、パルス幅をチェックする。上記の補正分布83はバッファにおけるものであるが、インバータの場合も同様に補正分布84を算出し、該補正分布84とriseのばらつき分布85とに基づいてパルス幅をチェックする。
図12は、スタティックタイミング解析におけるセットアップ時間のタイミング検証方法を説明するための模式図である。
クロック信号ckは、バッファ回路91〜93を介してクロック信号ck1として第1FF回路94のクロック入力端子に入力され、そのクロック信号ck1は、バッファ回路95〜97を介してクロック信号ck2として第2FF回路98の反転クロック入力端子に入力される。第1FF回路94はデータ出力端子からクロック信号ck1の立ち上がりエッジに同期してデータ信号を出力し、該データ信号は組み合わせ回路99を介してデータ信号として第2FF回路98のデータ入力端子Dに入力される。そして、第2FF回路98は、クロック信号ck2の立ち下がりエッジに同期動作してデータ入力端子Dにおける信号レベルに応じたレベルのデータ信号を出力する。
タイミング検証装置11は、図12に示すように、第1FF回路94と第2FF回路98に対してクロック信号ckの共通なパスにより伝達された第1クロック信号ck1のfallに補正係数を適用する。この第1クロック信号ck1のfall部分に補正係数を適用すると、ばらつき量が軽減される。尚、タイミング検証装置11は、図1に示すSTAの解析処理において、ばらつきをset timing derate等のコマンドで扱うが、補正係数を考慮する。例えば、set timing derateに設定する係数をKdとすると、補正係数を考慮した係数(=1−(1−kd)×Kd_c)を用いることで、第2クロック信号ck2のばらつき量を緩和することができる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)クロック信号ckの伝達経路であるパス70を構成するバッファ回路71〜76における信号のriseとfallのそれぞれに対応するばらつきの分布71a〜76aを該パス70に沿ってFF回路77の入力端子まで伝播し、該入力端子におけるriseのばらつきの分布とfallのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うようにした。従って、riseの遅延時間とfallの遅延時間とをそれぞれ別々に考慮する、つまりriseのばらつきとfallのばらつきを正しく考慮して検証を行うことができるため、悲観的な検証になるのを防ぐことができる。このため、設計期間の短縮、タイミング検証における精度向上を図ることができ、タイミング検証の品質を向上することができる。
(2)クロック信号ckのriseとfallのそれぞれに対応するばらつきを、該検証対象信号のパルス幅が厳しくなる条件にて数値化し、該数値化したばらつき量に基づいて入力端子におけるパルス幅をチェックするようにした。従って、入力端子におけるパルス幅を正しく検証することができる。
(3)riseのばらつき量とfallのばらつき量とに基づいて、riseとfallの相関を表しばらつき量の最大値に対する比率を補正係数として算出し、該補正係数に基づいてパルス幅を算出するようにした。従って、クロック信号ckの逆相にて動作するFF回路94,98のようにばらつき係数を別々に扱うことができない場合においても、riseのばらつきとfallのばらつきを考慮した検証を行うことができる。
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施の形態では、STA(図1のステップ23)を実行した後、ばらつき量,ばらつきの補正係数を考慮したタイミングチェック(図1のステップ24)を実行するようにしたが、処理の構成を適宜変更してもよい。例えば、図13に示すように、遅延計算処理(ステップ101)の処理後であってSTA(ステップ103)の前処理として、上記の補正係数に基づいてばらつきを緩和するための緩和係数を算出する処理(ステップ102)を実行する。この処理において、タイミング検証装置11は、ファイル111のばらつき係数とファイル112のばらつきの補正係数とを読み込み、パルスチェックや逆相のクロック信号に対して適用して解析する。
また、図14に示すように、遅延計算処理(ステップ121)とSTA(ステップ122)を実行した後、着目する2つの入力端子におけるクロック信号の遷移が同一か否かを判断する(ステップ123)。そして、信号の遷移が同一の場合(ステップ123においてYES)の場合にはステップ122の処理結果に基づいてタイミングリスト37を作成する。信号の遷移が同一ではない(ステップ123においてNO)の場合、ファイル112の補正係数に基づいて緩和係数を算出する処理(ステップ124)を実行し、タイミングレポート38を作成する。
尚、STA(例えば図14においてステップ122)内において、セル種類毎に、rise,fallを識別し、ばらつき量やばらつきの補正係数を適用するようにしてもよい。
タイミング検証処理のフローチャートである。 タイミング検証装置の概略構成図である。 タイミングチェックのフローチャートである。 同一経路におけるばらつき量の説明図である。 タイミングチェックにおける入出力データの説明図である。 ばらつきの範囲を示す特性図である。 ばらつきのテーブルを示す説明図である。 ばらつきの範囲を示す特性図である。 (a)〜(d)はばらつき条件の説明図である。 パルス幅チェックを説明するための模式図である。 パルス幅チェックを説明するための模式図である。 タイミングチェックを説明するための模式図である。 別のタイミング検証処理のフローチャートである。 別のタイミング検証処理のフローチャートである。 従来のタイミング検証処理のフローチャートである。 従来のパルス幅チェックの説明図である。 従来のタイミングチェックの説明図である。
符号の説明
52 係数
61 テーブル
70 パス
71a−76a,81,82,85 分布
pw,Width パルス幅
tPW 規格値
Kd_c 補正係数
ratio 比率

Claims (13)

  1. 検証対象信号が供給される入力端子におけるタイミング検証を行うコンピュータにて実行するタイミング検証方法であって、
    前記検証対象信号の前記入力端子までの伝達経路に含まれる複数のインスタンスにおける信号の立ち上がりに対応する複数の第1ばらつきの分布前記複数のインスタンスにおける前記信号の立ち下がりに対応する複数の第2ばらつき分とを前記伝達経路であるパスに沿って前記入力端子まで伝播するステップと、
    前記パスを伝播した前記複数の第1ばらつき分布に基づく該入力端子における前記信号の立ち上がりのばらつきの分布と前記パスを伝播した前記複数の第2ばらつき分布に基づく該入力端子における前記信号の立ち下がりのばらつきの分布に基づいて該入力端子における前記信号のパルス幅の検証を行うステップと、を有することを特徴とするタイミング検証方法。
  2. 前記検証対象信号の立ち上がりと立ち下がりのそれぞれに対応する遅延ばらつきを、該検証対象信号のパルス幅が厳しくなる条件にて算出するステップを有し、前記パルス幅の検証を行うステップにおいて該算出したばらつき量に基づいて前記入力端子におけるパルス幅をチェックするようにしたことを特徴とする請求項1記載のタイミング検証方法。
  3. 前記タイミング検証を行うステップにおいて、スタティックタイミング解析の解析結果に対して前記ばらつきを考慮したパルス幅を算出し、該パルス幅をチェックするようにしたことを特徴とする請求項2記載のタイミング検証方法。
  4. 基準プロセスにおける遅延値と、条件を変更したプロセスにおける立ち上がりの遅延値及び立ち下がりの遅延値との比率を算出するステップと、該比率をテーブル化するステップと、前記テーブルから検証条件におけるばらつき量を抽出するステップと、を有し、該ばらつき量に基づいて前記パルス幅の検証を行うようにしたことを特徴とする請求項1〜3のうちの何れか一項に記載のタイミング検証方法。
  5. 前記立ち上がりのばらつき量と前記立ち下がりのばらつき量とに基づいて、立ち上がりと立ち下がりの相関を表しばらつき量の最大値に対する比率を補正係数として算出し、該補正係数に基づいて前記パルス幅を算出することを特徴とする請求項2〜4のうちの何れか一項に記載のタイミング検証方法。
  6. 前記パルス幅の検証を行うステップは、互いに逆相の信号に同期動作する第1インスタンスと第2インスタンスとに1つの検証対象信号を同一の伝達経路を介して供給するとともに、該検証対象信号に同期動作する前記第1インスタンスから出力される第2対象信号を前記第2インスタンスに入力し、該第2インスタンスの入力端子における前記検証対象信号と前記第2対象信号とのタイミングを検証するものであり、
    前記第1インスタンス又は前記第2インスタンスが同期動作する位相のエッジにおける遅延ばらつきを緩和する緩和係数を算出するステップを有し、
    前記パルス幅の検証を行うステップにおいて、該緩和係数に基づいてばらつき量を緩和した信号と前記第2対象信号とに基づいて前記パルス幅の検証を行うようにしたことを特徴とする請求項1記載のタイミング検証方法。
  7. 検証対象信号が供給される入力端子におけるタイミング検証を行うタイミング検証装置であって、
    前記検証対象信号の前記入力端子までの伝達経路に含まれる複数のインスタンスにおける信号の立ち上がりに対応する複数の第1ばらつき分布前記複数のインスタンスにおける前記信号の立ち下がりに対応する複数の第2ばらつき分とを前記伝達経路であるパスに沿って前記入力端子まで伝播する信号伝播部と、
    前記パスを伝播した前記複数の第1ばらつき分布に基づく該入力端子における前記信号の立ち上がりのばらつきの分布と前記パスを伝播した前記複数の第2ばらつき分布に基づく該入力端子における前記信号の立ち下がりのばらつきの分布に基づいて該入力端子における前記信号のパルス幅の検証を行う検証部と、を有することを特徴とするタイミング検証装置。
  8. 前記検証対象信号の立ち上がりと立ち下がりのそれぞれに対応する遅延ばらつきを、該検証対象信号のパルス幅が厳しくなる条件にて算出する数値化部を有し、
    前記検証部において該算出したばらつき量に基づいて前記入力端子におけるパルス幅をチェックするようにしたことを特徴とする請求項7記載のタイミング検証装置。
  9. 前記検証部は、互いに逆相の信号に同期動作する第1インスタンスと第2インスタンスとに1つの検証対象信号を同一の伝達経路を介して供給するとともに、該検証対象信号に同期動作する前記第1インスタンスから出力される第2対象信号を前記第2インスタンスに入力し、該第2インスタンスの入力端子における前記検証対象信号と前記第2対象信号とのタイミング検証を実施するものであり、
    前記第1インスタンス又は前記第2インスタンスが同期動作する位相のエッジにおける遅延ばらつきを緩和する緩和係数を算出する算出部を有し、
    前記検証部において、該緩和係数に基づいてばらつき量を緩和した信号と前記第2対象信号とに基づいてタイミング検証を行うようにしたことを特徴とする請求項7記載のタイミング検証装置。
  10. 検証対象信号が供給される入力端子におけるタイミング検証を行うタイミング検証装置であって、
    前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播する信号伝播部と、該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行う検証部と、を有し、
    前記検証部は、互いに逆相の信号に同期動作する第1インスタンスと第2インスタンスとに1つの検証対象信号を同一の伝達経路を介して供給するとともに、該検証対象信号に同期動作する前記第1インスタンスから出力される第2対象信号を前記第2インスタンスに入力し、該第2インスタンスの入力端子における前記検証対象信号と前記第2対象信号とのタイミング検証を実施するものであり、
    前記第1インスタンス又は前記第2インスタンスが同期動作する位相のエッジにおける遅延ばらつきを緩和する緩和係数を算出する算出部を有し、
    前記検証部において、該緩和係数に基づいてばらつき量を緩和した信号と前記第2対象信号とに基づいてタイミング検証を行うようにしたことを特徴とするタイミング検証装置。
  11. 検証対象信号が供給される入力端子におけるタイミング検証を行うコンピュータにて実行するタイミング検証方法であって、
    前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播するステップと、
    該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うステップと、
    前記検証対象信号の立ち上がりと立ち下がりのそれぞれに対応するばらつき量を、該検証対象信号のパルス幅が厳しくなる条件にて数値化するステップと、
    前記立ち上がりのばらつき量と前記立ち下がりのばらつき量とに基づいて、立ち上がりと立ち下がりの相関を表しばらつき量の最大値に対する比率を補正係数として算出するステップと、を有し、
    前記タイミング検証を行うステップにおいて前記算出した補正係数に基づいて前記入力端子におけるパルス幅を算出し、該パルス幅をチェックするようにしたことを特徴とするタイミング検証方法。
  12. 検証対象信号が供給される入力端子におけるタイミング検証を行うコンピュータにて実行するタイミング検証方法であって、
    前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播するステップと、
    該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うステップと、
    基準プロセスにおける遅延値と、条件を変更したプロセスにおける立ち上がりの遅延値及び立ち下がりの遅延値との比率をばらつき係数として算出するステップと、
    該ばらつき係数をテーブル化するステップと、前記テーブルから検証条件におけるばらつき量を抽出するステップと、
    前記立ち上がりのばらつき量と前記立ち下がりのばらつき量とに基づいて、立ち上がりと立ち下がりの相関を表しばらつき量の最大値に対する比率を補正係数として算出するステップと、を有し、
    前記タイミング検証を行うステップにおいて前記算出した補正係数に基づいて前記入力端子におけるパルス幅を算出することを特徴とするタイミング検証方法。
  13. 検証対象信号が供給される入力端子におけるタイミング検証を行うコンピュータにて実行するタイミング検証方法であって、
    前記検証対象信号の伝達経路であるパスを構成する1つ又は複数のインスタンスにおける信号の立ち上がりと立ち下がりのそれぞれに対応するばらつきの分布を該パスに沿って前記入力端子まで伝播するステップと、該入力端子における立ち上がりのばらつきの分布と立ち下がりのばらつきの分布に基づいて該入力端子におけるタイミング検証を行うステップと、を有し、
    前記タイミング検証を行うステップは、互いに逆相の信号に同期動作する第1インスタンスと第2インスタンスとに1つの検証対象信号を同一の伝達経路を介して供給するとともに、該検証対象信号に同期動作する前記第1インスタンスから出力される第2対象信号を前記第2インスタンスに入力し、該第2インスタンスの入力端子における前記検証対象信号と前記第2対象信号とのタイミングを検証するものであり、
    前記第1インスタンス又は前記第2インスタンスが同期動作する位相のエッジにおける遅延ばらつきを緩和する緩和係数を算出するステップを有し、
    前記タイミング検証を行うステップにおいて、該緩和係数に基づいてばらつき量を緩和した信号と前記第2対象信号とに基づいてタイミング検証を行うようにしたことを特徴とするタイミング検証方法。
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