JP3061972B2 - タイミング検証モデル - Google Patents
タイミング検証モデルInfo
- Publication number
- JP3061972B2 JP3061972B2 JP5049400A JP4940093A JP3061972B2 JP 3061972 B2 JP3061972 B2 JP 3061972B2 JP 5049400 A JP5049400 A JP 5049400A JP 4940093 A JP4940093 A JP 4940093A JP 3061972 B2 JP3061972 B2 JP 3061972B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- buf
- input
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は特定系列の論理セル使用
を前提とした論理解析用ソフトウェアで使用するタイミ
ング検証モデルに関し、特に特定系列の論理セルで構成
された機能マクロの信号間スキュー規格を検証するタイ
ミング検証モデルに関する。
を前提とした論理解析用ソフトウェアで使用するタイミ
ング検証モデルに関し、特に特定系列の論理セルで構成
された機能マクロの信号間スキュー規格を検証するタイ
ミング検証モデルに関する。
【０００２】
【従来の技術】従来、特定系列の論理セルで構成された
機能マクロの信号間スキューの検証を行うためには、論
理検証実行時に機能マクロの切り口をモニタして測定端
子の入力変化時のタイミングを機能マクロの信号間スキ
ュー規格値と比較する目視でのタイミング検証を行って
いた。
機能マクロの信号間スキューの検証を行うためには、論
理検証実行時に機能マクロの切り口をモニタして測定端
子の入力変化時のタイミングを機能マクロの信号間スキ
ュー規格値と比較する目視でのタイミング検証を行って
いた。
【０００３】
【発明が解決しようとする課題】前述したように、機能
マクロの切り口をモニタする検証方法では目視による検
証であるため、検証時間が膨大となり、見落としの可能
性が高くなる問題点がある。
マクロの切り口をモニタする検証方法では目視による検
証であるため、検証時間が膨大となり、見落としの可能
性が高くなる問題点がある。
【０００４】
【課題を解決するための手段】本発明によるタイミング
検証モデルは、第１から第Ｎの入力端子にそれぞれ接続
された第１から第ＮのＢＵＦ回路と、前記第１から第Ｎ
の入力端子と前記第１から第ＮのＢＵＦ回路の出力をそ
れぞれ入力とする第１から第ＮのＥＸＯＲ回路と、前記
第１から第ＮのＥＸＯＲ回路の出力を入力とするＯＲ回
路と、前記ＯＲ回路の出力を入力とする第（Ｎ＋１）の
ＢＵＦ回路と、第（Ｎ＋１）のＢＵＦ回路の出力を入力
し、その立ち下がり即ちスキュー許容時刻の終了を検出
し、スキュー規格値に相当するパルス幅に拡大したパル
スを判定ウィンドウとして出力する判定ウィンドウ発生
回路と、前記第（Ｎ＋１）のＢＵＦ回路の出力を入力
し、その立ち上がりを検出し、論理検証用ソフトウェア
で許される最小幅のパルスを出力する判定条件検出回路
と、前記判定ウィンドウ発生回路と前記判定条件検出回
路の出力を入力とするＡＮＤ回路と、前記ＡＮＤ回路の
出力をクロック入力端子へ接続した特定系列の論理セル
のＦ／Ｆとを有している。
検証モデルは、第１から第Ｎの入力端子にそれぞれ接続
された第１から第ＮのＢＵＦ回路と、前記第１から第Ｎ
の入力端子と前記第１から第ＮのＢＵＦ回路の出力をそ
れぞれ入力とする第１から第ＮのＥＸＯＲ回路と、前記
第１から第ＮのＥＸＯＲ回路の出力を入力とするＯＲ回
路と、前記ＯＲ回路の出力を入力とする第（Ｎ＋１）の
ＢＵＦ回路と、第（Ｎ＋１）のＢＵＦ回路の出力を入力
し、その立ち下がり即ちスキュー許容時刻の終了を検出
し、スキュー規格値に相当するパルス幅に拡大したパル
スを判定ウィンドウとして出力する判定ウィンドウ発生
回路と、前記第（Ｎ＋１）のＢＵＦ回路の出力を入力
し、その立ち上がりを検出し、論理検証用ソフトウェア
で許される最小幅のパルスを出力する判定条件検出回路
と、前記判定ウィンドウ発生回路と前記判定条件検出回
路の出力を入力とするＡＮＤ回路と、前記ＡＮＤ回路の
出力をクロック入力端子へ接続した特定系列の論理セル
のＦ／Ｆとを有している。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す回路図である。
即ち、第１の入力端子１から第Ｎの入力端子３にそれぞ
れ接続された第１のＢＵＦ回路４から第ＮのＢＵＦ回路
８と、第１の入力端子１から第Ｎの入力端子３と第１の
ＢＵＦ回路４から第ＮのＢＵＦ回路８の出力をそれぞれ
入力とする第１のＥＸＯＲ回路５から第ＮのＥＸＯＲ回
路９と、第１のＥＸＯＲ回路５から第ＮのＥＸＯＲ回路
９の出力を入力とするＯＲ回路１０と、ＯＲ回路１０の
出力を入力とする第（Ｎ＋１）のＢＵＦ回路１１と、第
（Ｎ＋１）のＢＵＦ回路１１の出力を入力とする判定ウ
ィンドウ発生回路１２と、第（Ｎ＋１）のＢＵＦ回路１
１の出力を入力とする判定条件検出回路１３と、判定ウ
ィンドウ発生回路１２と判定条件検出回路１３の出力を
入力とするＡＮＤ回路１４と、ＡＮＤ回路１４の出力を
特定系列の論理セルのＦ／Ｆ１５のクロック入力端子へ
接続した回路構成となっている。特定系列の論理セルで
構成した機能マクロの回路接続情報のスキュー検証を行
う信号間に図１で示したタイミング検証モデルを追加し
て信号間スキュー検証を実行する。
る。図１は本発明の第１の実施例を示す回路図である。
即ち、第１の入力端子１から第Ｎの入力端子３にそれぞ
れ接続された第１のＢＵＦ回路４から第ＮのＢＵＦ回路
８と、第１の入力端子１から第Ｎの入力端子３と第１の
ＢＵＦ回路４から第ＮのＢＵＦ回路８の出力をそれぞれ
入力とする第１のＥＸＯＲ回路５から第ＮのＥＸＯＲ回
路９と、第１のＥＸＯＲ回路５から第ＮのＥＸＯＲ回路
９の出力を入力とするＯＲ回路１０と、ＯＲ回路１０の
出力を入力とする第（Ｎ＋１）のＢＵＦ回路１１と、第
（Ｎ＋１）のＢＵＦ回路１１の出力を入力とする判定ウ
ィンドウ発生回路１２と、第（Ｎ＋１）のＢＵＦ回路１
１の出力を入力とする判定条件検出回路１３と、判定ウ
ィンドウ発生回路１２と判定条件検出回路１３の出力を
入力とするＡＮＤ回路１４と、ＡＮＤ回路１４の出力を
特定系列の論理セルのＦ／Ｆ１５のクロック入力端子へ
接続した回路構成となっている。特定系列の論理セルで
構成した機能マクロの回路接続情報のスキュー検証を行
う信号間に図１で示したタイミング検証モデルを追加し
て信号間スキュー検証を実行する。
【０００６】図２は本発明の動作のタイミングを示して
いる。
いる。
【０００７】図１において、第１の入力端子１から第Ｎ
の入力端子３はスキュー検出被測定端子であり、入力論
理レベルに変化があると第１のＥＸＯＲ回路５から第Ｎ
のＥＸＯＲ回路９ではその変化を検出しパルスを出力す
る。ＯＲ回路１０では第１のＥＸＯＲ回路から第ＮのＥ
ＸＯＲ回路の出力をまとめて出力する。第（Ｎ＋１）の
ＢＵＦ回路１１では入力されたパルスをスキュー許容値
に相当するパルス幅に拡大し判定ウィンドウ発生回路１
２及び、判定条件検出回路１３に入力する。判定ウィン
ドウ発生回路１２は第（Ｎ＋１）のＢＵＦ回路１１の立
ち下がり即ちスキュー許容時刻の終了を検出しスキュー
規格値に相当するパルス幅に拡大し判定ウィンドウとし
て出力する。判定条件検出回路１３は第（Ｎ＋１）のＢ
ＵＦ回路１１の立ち上がりを検出し、論理検証用ソフト
ウェアで許される最小幅のパルスを出力する。判定ウィ
ンドウ発生回路１２での判定ウィンドウ出力期間内で判
定条件検出回路１３からのパルスが出力された時は最後
に確定した信号の入力端子ｎ（ｎは１からＮで任意）と
その直前の信号変化の入力端子ｍ（ｍは１からＮで任
意。但しｎ≠ｍ）の信号間スキュー規格に違反があった
事を示し、ＡＮＤ回路１４から最小幅のパルスがＦ／Ｆ
１５のクロック入力端子に入力される。特定系列の論理
セルのＦ／Ｆ１５へ供給されるクロック入力パルス幅の
最小値は予め定められており、規格値はＡＮＤ回路１４
からの最小幅パルスよりは充分に大きな値となってい
る。従って、信号間スキュー検証実行時ＡＮＤ回路１４
からのパルスがＦ／Ｆ１５に入力された時点でＦ／Ｆ１
５に対するアラームが得られ、これにより入力端子間の
信号変化が信号間スキュー規格判定条件に対し違反を犯
している事が検証される。
の入力端子３はスキュー検出被測定端子であり、入力論
理レベルに変化があると第１のＥＸＯＲ回路５から第Ｎ
のＥＸＯＲ回路９ではその変化を検出しパルスを出力す
る。ＯＲ回路１０では第１のＥＸＯＲ回路から第ＮのＥ
ＸＯＲ回路の出力をまとめて出力する。第（Ｎ＋１）の
ＢＵＦ回路１１では入力されたパルスをスキュー許容値
に相当するパルス幅に拡大し判定ウィンドウ発生回路１
２及び、判定条件検出回路１３に入力する。判定ウィン
ドウ発生回路１２は第（Ｎ＋１）のＢＵＦ回路１１の立
ち下がり即ちスキュー許容時刻の終了を検出しスキュー
規格値に相当するパルス幅に拡大し判定ウィンドウとし
て出力する。判定条件検出回路１３は第（Ｎ＋１）のＢ
ＵＦ回路１１の立ち上がりを検出し、論理検証用ソフト
ウェアで許される最小幅のパルスを出力する。判定ウィ
ンドウ発生回路１２での判定ウィンドウ出力期間内で判
定条件検出回路１３からのパルスが出力された時は最後
に確定した信号の入力端子ｎ（ｎは１からＮで任意）と
その直前の信号変化の入力端子ｍ（ｍは１からＮで任
意。但しｎ≠ｍ）の信号間スキュー規格に違反があった
事を示し、ＡＮＤ回路１４から最小幅のパルスがＦ／Ｆ
１５のクロック入力端子に入力される。特定系列の論理
セルのＦ／Ｆ１５へ供給されるクロック入力パルス幅の
最小値は予め定められており、規格値はＡＮＤ回路１４
からの最小幅パルスよりは充分に大きな値となってい
る。従って、信号間スキュー検証実行時ＡＮＤ回路１４
からのパルスがＦ／Ｆ１５に入力された時点でＦ／Ｆ１
５に対するアラームが得られ、これにより入力端子間の
信号変化が信号間スキュー規格判定条件に対し違反を犯
している事が検証される。
【０００８】図２において、規格外変化の時判定ウィン
ドウ内で判定条件検出回路１３からパルスが出力されエ
ラーと判定される。
ドウ内で判定条件検出回路１３からパルスが出力されエ
ラーと判定される。
【０００９】図３は本発明の第２の実施例を示す回路図
である。即ち、第１の入力端子１から第Ｎの入力端子３
にそれぞれ接続された第１のＢＵＦ回路４から第ＮのＢ
ＵＦ回路８と、第１の入力端子１から第Ｎの入力端子３
と第１のＢＵＦ回路４から第ＮのＢＵＦ回路８の出力を
それぞれ入力とする第１のＥＸＯＲ回路５から第ＮのＥ
ＸＯＲ回路９と、第１のＥＸＯＲ回路５から第ＮのＥＸ
ＯＲ回路９の出力を入力とするＯＲ回路１０と、ＯＲ回
路１０の出力を入力とする第（Ｎ＋１）のＢＵＦ回路１
１と、第（Ｎ＋１）のＢＵＦ回路１１の出力を入力とす
る第１のＮＯＴ回路１６と、第（Ｎ＋１）のＢＵＦ回路
１１の出力と第１のＮＯＴ回路１６の出力を入力とする
ＮＯＲ回路１７と、第（Ｎ＋１）のＢＵＦ回路１１の出
力を入力とする第２のＮＯＴ回路１９と、第（Ｎ＋１）
のＢＵＦ回路１１の出力と第２のＮＯＴ回路１９の出力
を入力とする第２のＡＮＤ回路２０と、ＮＯＲ回路１７
の出力を入力とする第（Ｎ＋２）のＢＵＦ回路１８と、
第（Ｎ＋２）のＢＵＦ回路１８と第２のＡＮＤ回路２０
の出力を入力とする第１のＡＮＤ回路１４と、第１のＡ
ＮＤ回路１４の出力を特定系列の論理セルのＦ／Ｆ１５
のクロック入力端子へ接続した回路構成となっている。
である。即ち、第１の入力端子１から第Ｎの入力端子３
にそれぞれ接続された第１のＢＵＦ回路４から第ＮのＢ
ＵＦ回路８と、第１の入力端子１から第Ｎの入力端子３
と第１のＢＵＦ回路４から第ＮのＢＵＦ回路８の出力を
それぞれ入力とする第１のＥＸＯＲ回路５から第ＮのＥ
ＸＯＲ回路９と、第１のＥＸＯＲ回路５から第ＮのＥＸ
ＯＲ回路９の出力を入力とするＯＲ回路１０と、ＯＲ回
路１０の出力を入力とする第（Ｎ＋１）のＢＵＦ回路１
１と、第（Ｎ＋１）のＢＵＦ回路１１の出力を入力とす
る第１のＮＯＴ回路１６と、第（Ｎ＋１）のＢＵＦ回路
１１の出力と第１のＮＯＴ回路１６の出力を入力とする
ＮＯＲ回路１７と、第（Ｎ＋１）のＢＵＦ回路１１の出
力を入力とする第２のＮＯＴ回路１９と、第（Ｎ＋１）
のＢＵＦ回路１１の出力と第２のＮＯＴ回路１９の出力
を入力とする第２のＡＮＤ回路２０と、ＮＯＲ回路１７
の出力を入力とする第（Ｎ＋２）のＢＵＦ回路１８と、
第（Ｎ＋２）のＢＵＦ回路１８と第２のＡＮＤ回路２０
の出力を入力とする第１のＡＮＤ回路１４と、第１のＡ
ＮＤ回路１４の出力を特定系列の論理セルのＦ／Ｆ１５
のクロック入力端子へ接続した回路構成となっている。
【００１０】図３において、第（Ｎ＋１）ＢＵＦ回路１
１までの動作は図１と同じであり、第１のＮＯＴ回路１
６及びＮＯＲ回路１７は第（Ｎ＋１）のＢＵＦ回路１１
から出力されたパルスの立ち下がり即ちスキュー許容時
刻の終了を検出する。第（Ｎ＋２）のＢＵＦ回路１８は
ＮＯＲ回路１７から出力されたパルスをスキュー規格値
に相当するパルス幅に拡大し判定ウィンドウとして出力
する。第２のＮＯＴ回路１９及び第２のＡＮＤ回路２０
は第（Ｎ＋１）のＢＵＦ回路１１の立ち上がりを検出
し、論理検証用ソフトウェアで許される最小幅のパルス
を出力する。第（Ｎ＋２）のＢＵＦ回路１８での判定ウ
ィンドウ出力期間内で第２のＡＮＤ回路２０からのパル
スが出力された時入力端子間の信号変化が信号間スキュ
ー規格判定条件に対し違反を犯している事が検証され
る。
１までの動作は図１と同じであり、第１のＮＯＴ回路１
６及びＮＯＲ回路１７は第（Ｎ＋１）のＢＵＦ回路１１
から出力されたパルスの立ち下がり即ちスキュー許容時
刻の終了を検出する。第（Ｎ＋２）のＢＵＦ回路１８は
ＮＯＲ回路１７から出力されたパルスをスキュー規格値
に相当するパルス幅に拡大し判定ウィンドウとして出力
する。第２のＮＯＴ回路１９及び第２のＡＮＤ回路２０
は第（Ｎ＋１）のＢＵＦ回路１１の立ち上がりを検出
し、論理検証用ソフトウェアで許される最小幅のパルス
を出力する。第（Ｎ＋２）のＢＵＦ回路１８での判定ウ
ィンドウ出力期間内で第２のＡＮＤ回路２０からのパル
スが出力された時入力端子間の信号変化が信号間スキュ
ー規格判定条件に対し違反を犯している事が検証され
る。
【００１１】
【発明の効果】以上説明したように本発明によるタイミ
ング検証モデルは、機能マクロの回路接続情報に付加す
ることでスキュー検証が可能となるため従来に比較して
見落としによる検証漏れをなくし、容易にスキュー検証
が実行できる利点がある。又、機能マクロ内部回路の検
証が終了していなくても入力タイミングスペックが確定
していれば機能マクロの切り口でのタイミング検証が実
行可能となる等の利点がある。
ング検証モデルは、機能マクロの回路接続情報に付加す
ることでスキュー検証が可能となるため従来に比較して
見落としによる検証漏れをなくし、容易にスキュー検証
が実行できる利点がある。又、機能マクロ内部回路の検
証が終了していなくても入力タイミングスペックが確定
していれば機能マクロの切り口でのタイミング検証が実
行可能となる等の利点がある。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の動作例を示すタイミングチャート。
【図３】本発明の第２の実施例を示す回路図。
１，２，３ 入力端子 ４，６，８，１１ ＢＵＦ回路 ５，７，９ ＥＸＯＲ回路 １０ ＯＲ回路 １２ 判定ウィンドウ発生回路 １３ 判定条件検出回路 １４ ＡＮＤ回路 １５ 特定系列の論理セルのＦ／Ｆ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 17/50 G06F 11/26
Claims (1)
- 【請求項１】 第１から第Ｎの入力端子にそれぞれ接続
された第１から第ＮのＢＵＦ回路と、 前記第１から第Ｎの入力端子と前記第１から第ＮのＢＵ
Ｆ回路の出力をそれぞれ入力とする第１から第ＮのＥＸ
ＯＲ回路と、 前記第１から第ＮのＥＸＯＲ回路の出力を入力とするＯ
Ｒ回路と、 前記ＯＲ回路の出力を入力とする第（Ｎ＋１）のＢＵＦ
回路と、 第（Ｎ＋１）のＢＵＦ回路の出力を入力し、その立ち下
がり即ちスキュー許容時刻の終了を検出し、スキュー規
格値に相当するパルス幅に拡大したパルスを判定ウィン
ドウとして出力する判定ウィンドウ発生回路と、 前記第（Ｎ＋１）のＢＵＦ回路の出力を入力し、その立
ち上がりを検出し、論理検証用ソフトウェアで許される
最小幅のパルスを出力する判定条件検出回路と、前記判
定ウィンドウ発生回路と前記判定条件検出回路の出力を
入力とするＡＮＤ回路と、 前記ＡＮＤ回路の出力をクロック入力端子へ接続した特
定系列の論理セルのＦ／Ｆとを有することを特徴とする
タイミング検証モデル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049400A JP3061972B2 (ja) | 1993-03-10 | 1993-03-10 | タイミング検証モデル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049400A JP3061972B2 (ja) | 1993-03-10 | 1993-03-10 | タイミング検証モデル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06258389A JPH06258389A (ja) | 1994-09-16 |
| JP3061972B2 true JP3061972B2 (ja) | 2000-07-10 |
Family
ID=12829998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049400A Expired - Lifetime JP3061972B2 (ja) | 1993-03-10 | 1993-03-10 | タイミング検証モデル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061972B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200477740Y1 (ko) * | 2013-06-13 | 2015-07-14 | 주식회사 현대미포조선 | 용접 위치 표시 장치 |
-
1993
- 1993-03-10 JP JP5049400A patent/JP3061972B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200477740Y1 (ko) * | 2013-06-13 | 2015-07-14 | 주식회사 현대미포조선 | 용접 위치 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06258389A (ja) | 1994-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000404 |