JPH10239397A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH10239397A JPH10239397A JP4433097A JP4433097A JPH10239397A JP H10239397 A JPH10239397 A JP H10239397A JP 4433097 A JP4433097 A JP 4433097A JP 4433097 A JP4433097 A JP 4433097A JP H10239397 A JPH10239397 A JP H10239397A
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- signal
- circuit
- phase difference
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- phase
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
- Measuring Phase Differences (AREA)
Abstract
(57)【要約】
【課題】 信号の間で位相差が生じた場合に、この位相
差を自動的に検出して、自動的に位相差をなくすことが
できるＩＣ試験装置を提供すること。 【解決手段】 信号選択回路３０は試験デバイスに印加
する試験パタンから２つの試験信号を選択し、基準信号
及び比較信号として出力する。位相差抽出回路４０は基
準信号と比較信号との位相差を抽出し、マスク回路５０
は位相差抽出回路４０で抽出した位相差の内、不要な箇
所を除去するマスクを生成する。位相差検出回路６０は
抽出された位相差から位相差が有るか否かを検出し、カ
ウンタ回路９０のカウントを進めるか否かを指示する。
位相フェイル検出回路７０は比較信号が基準信号よりも
位相が進んでいるか否かを検出してフェイル信号を出力
する。カウンタ回路９０は、フェイル信号が出力されて
いない場合、プログラマブルディレイ回路２０の遅延量
を決定して比較信号を遅延する。
差を自動的に検出して、自動的に位相差をなくすことが
できるＩＣ試験装置を提供すること。 【解決手段】 信号選択回路３０は試験デバイスに印加
する試験パタンから２つの試験信号を選択し、基準信号
及び比較信号として出力する。位相差抽出回路４０は基
準信号と比較信号との位相差を抽出し、マスク回路５０
は位相差抽出回路４０で抽出した位相差の内、不要な箇
所を除去するマスクを生成する。位相差検出回路６０は
抽出された位相差から位相差が有るか否かを検出し、カ
ウンタ回路９０のカウントを進めるか否かを指示する。
位相フェイル検出回路７０は比較信号が基準信号よりも
位相が進んでいるか否かを検出してフェイル信号を出力
する。カウンタ回路９０は、フェイル信号が出力されて
いない場合、プログラマブルディレイ回路２０の遅延量
を決定して比較信号を遅延する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（Integrated
Circuit）試験装置に係り、特に試験デバイスへ印加す
る信号間の位相ズレを排除するＩＣ試験装置に関する。
Circuit）試験装置に係り、特に試験デバイスへ印加す
る信号間の位相ズレを排除するＩＣ試験装置に関する。
【０００２】
【従来の技術】ＲＡＭ（Random Access Memory）等のＩ
Ｃが製造された場合に、製造されたＩＣが正常に動作し
て所望の機能を果たすか否かを試験する必要がある。通
常、この試験の際にはＩＣ試験装置が用いられる。試験
デバイスがＲＡＭの場合のＩＣ試験装置の簡単な動作例
を説明する。まず、ＩＣ試験装置とＲＡＭとの間を複数
のアドレス線、複数のデータ線、及びＲＡＳ信号等のク
ロック信号線によって接続する。接続が完了するとアド
レス線で指定されたメモリ位置にデータ線を介してデー
タを書き込み、その後、書き込んだデータを読み出して
書き込んだデータと読み出したデータとが一致するか否
かを判定する。指定するメモリ位置を変えながらこの処
理を繰り返し行うことにより試験が行われる。
Ｃが製造された場合に、製造されたＩＣが正常に動作し
て所望の機能を果たすか否かを試験する必要がある。通
常、この試験の際にはＩＣ試験装置が用いられる。試験
デバイスがＲＡＭの場合のＩＣ試験装置の簡単な動作例
を説明する。まず、ＩＣ試験装置とＲＡＭとの間を複数
のアドレス線、複数のデータ線、及びＲＡＳ信号等のク
ロック信号線によって接続する。接続が完了するとアド
レス線で指定されたメモリ位置にデータ線を介してデー
タを書き込み、その後、書き込んだデータを読み出して
書き込んだデータと読み出したデータとが一致するか否
かを判定する。指定するメモリ位置を変えながらこの処
理を繰り返し行うことにより試験が行われる。
【０００３】試験デバイスとＩＣ試験装置とは、前述し
たように、複数のアドレス線及びデータ線によって接続
されているため、各線を伝達する信号の間には位相差が
生ずることがある。この位相差をスキュー（skew）とい
う。このスキューは一般的には、複数の伝送系において
同一の信号を伝送する際に、その信号間に生ずる位相又
は時間的な振幅の期待値からのずれを表している。ＩＣ
試験装置においては、試験デバイスに印加する信号を駆
動するためのドライバ特性のバラツキ等に原因がある。
たように、複数のアドレス線及びデータ線によって接続
されているため、各線を伝達する信号の間には位相差が
生ずることがある。この位相差をスキュー（skew）とい
う。このスキューは一般的には、複数の伝送系において
同一の信号を伝送する際に、その信号間に生ずる位相又
は時間的な振幅の期待値からのずれを表している。ＩＣ
試験装置においては、試験デバイスに印加する信号を駆
動するためのドライバ特性のバラツキ等に原因がある。
【０００４】
【発明が解決しようとする課題】ところで、前述した位
相差が生じてしまう場合には、接続線の間にディレイラ
インを挿入して遅延量を可変したり、ディレイラインを
交換してオシロスコープ等で遅延量を変化させながら調
整を行っている。しかしながら、一般的に上述した試験
は、１つのＩＣ試験装置と１つの試験デバイスとを接続
して試験を行うわけではなく、１つのＩＣ試験装置に対
して複数の試験デバイスを接続して、一度に大量の試験
デバイスを試験するようにしている。このため、試験デ
バイスに印加する信号の位相調整が個々の試験デバイス
に対して必要であり、また、前述したように、個々の試
験デバイスに接続する線の本数も多いため、各信号間の
位相差をなくすためには長時間をようし、かつ極めて手
間がかかるという問題があった。
相差が生じてしまう場合には、接続線の間にディレイラ
インを挿入して遅延量を可変したり、ディレイラインを
交換してオシロスコープ等で遅延量を変化させながら調
整を行っている。しかしながら、一般的に上述した試験
は、１つのＩＣ試験装置と１つの試験デバイスとを接続
して試験を行うわけではなく、１つのＩＣ試験装置に対
して複数の試験デバイスを接続して、一度に大量の試験
デバイスを試験するようにしている。このため、試験デ
バイスに印加する信号の位相調整が個々の試験デバイス
に対して必要であり、また、前述したように、個々の試
験デバイスに接続する線の本数も多いため、各信号間の
位相差をなくすためには長時間をようし、かつ極めて手
間がかかるという問題があった。
【０００５】本発明は、上記事情に鑑みてなされたもの
であり、信号の間で位相差が生じた場合に、この位相差
を自動的に検出して、自動的に位相差をなくすことがで
きるＩＣ試験装置を提供することを目的とする。
であり、信号の間で位相差が生じた場合に、この位相差
を自動的に検出して、自動的に位相差をなくすことがで
きるＩＣ試験装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数の試験信号から２つの信号を基準信
号及び比較信号として選択する選択手段と、前記基準信
号と比較信号との位相差を抽出する抽出手段と、前記抽
出手段で抽出された位相差に応じて前記比較信号の遅延
量を決定する決定手段と、前記決定手段で決定された遅
延量に応じて前記比較信号を遅延する遅延手段と、前記
位相差を検出し、前記位相差が無くなった場合に、前記
決定手段に対して遅延量の固定を指示する検出手段と、
前記基準信号と比較信号との位相差が無くなったと前記
検出手段で検出された場合に、前記選択手段に対して選
択する試験信号の変更を指示し、前記試験信号各々の位
相を同位相にする制御手段とを具備することを特徴とす
る。また、本発明は、前記基準信号の位相に対する前記
比較信号の位相の進みを検出してフェイル信号を前記制
御手段に出力するフェイル検出手段を具備することを特
徴とする。前記抽出手段は、前記基準信号と前記比較信
号との論理演算によって位相差を抽出する位相抽出部
と、前記基準信号と前記比較信号との論理演算により、
前記位相抽出部で抽出された位相差の不要箇所を除去す
るためのマスクを生成するマスク生成部とを具備するこ
とが好ましい。また、前記制御手段は、前記決定手段で
決定された遅延量、前記フェイル検出手段から出力され
るフェイル信号、及び前記検出手段から出力される検出
信号が入力され、これらの信号に基づいて前記複数の試
験信号の位相ズレ求めることが好ましい。
に、本発明は、複数の試験信号から２つの信号を基準信
号及び比較信号として選択する選択手段と、前記基準信
号と比較信号との位相差を抽出する抽出手段と、前記抽
出手段で抽出された位相差に応じて前記比較信号の遅延
量を決定する決定手段と、前記決定手段で決定された遅
延量に応じて前記比較信号を遅延する遅延手段と、前記
位相差を検出し、前記位相差が無くなった場合に、前記
決定手段に対して遅延量の固定を指示する検出手段と、
前記基準信号と比較信号との位相差が無くなったと前記
検出手段で検出された場合に、前記選択手段に対して選
択する試験信号の変更を指示し、前記試験信号各々の位
相を同位相にする制御手段とを具備することを特徴とす
る。また、本発明は、前記基準信号の位相に対する前記
比較信号の位相の進みを検出してフェイル信号を前記制
御手段に出力するフェイル検出手段を具備することを特
徴とする。前記抽出手段は、前記基準信号と前記比較信
号との論理演算によって位相差を抽出する位相抽出部
と、前記基準信号と前記比較信号との論理演算により、
前記位相抽出部で抽出された位相差の不要箇所を除去す
るためのマスクを生成するマスク生成部とを具備するこ
とが好ましい。また、前記制御手段は、前記決定手段で
決定された遅延量、前記フェイル検出手段から出力され
るフェイル信号、及び前記検出手段から出力される検出
信号が入力され、これらの信号に基づいて前記複数の試
験信号の位相ズレ求めることが好ましい。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本発明の一実施形
態によるＩＣ（Integrated Circuit）試験装置の構成を
示すブロック図である。尚、このＩＣ試験装置は、ＣＰ
Ｕ（制御手段：図示省略）によって各部が制御され動作
する。図１において、１０は試験パターンを発生する信
号発生源であり、例えば８ビットのパラレル信号を発生
する。２０は信号発生源１０と接続されたプログラマブ
ルディレイ回路（遅延手段）であり、信号発生源１０か
ら出力される試験パターンを後述するカウンタ回路９０
（決定手段）から出力される信号に基づいて各信号線毎
に遅延させる。このプログラマブルディレイ回路２０の
出力には、入力される信号線と同数の信号線２０ａが接
続されており出力バッファ（図示省略）と接続されてい
る。この出力バッファへ供給された試験パタン（複数の
試験信号）は試験デバイスへ供給される。
実施形態について説明する。図１は、本発明の一実施形
態によるＩＣ（Integrated Circuit）試験装置の構成を
示すブロック図である。尚、このＩＣ試験装置は、ＣＰ
Ｕ（制御手段：図示省略）によって各部が制御され動作
する。図１において、１０は試験パターンを発生する信
号発生源であり、例えば８ビットのパラレル信号を発生
する。２０は信号発生源１０と接続されたプログラマブ
ルディレイ回路（遅延手段）であり、信号発生源１０か
ら出力される試験パターンを後述するカウンタ回路９０
（決定手段）から出力される信号に基づいて各信号線毎
に遅延させる。このプログラマブルディレイ回路２０の
出力には、入力される信号線と同数の信号線２０ａが接
続されており出力バッファ（図示省略）と接続されてい
る。この出力バッファへ供給された試験パタン（複数の
試験信号）は試験デバイスへ供給される。
【０００８】上記信号線２０ａ各々に接続された信号線
には信号選択回路３０（選択手段）が接続されている。
この信号選択回路は、上記ＣＰＵの制御のもと信号線２
０ａから２本の信号線を選択し、選択された一方の信号
線上の信号を基準信号として信号線３０ａに出力し、他
方の信号線上の信号を比較信号として信号線３０ｂに出
力する。この信号線３０ａ，３０ｂは位相差抽出回路４
０（位相抽出部）及びマスク回路５０（マスク生成部）
へ接続される。
には信号選択回路３０（選択手段）が接続されている。
この信号選択回路は、上記ＣＰＵの制御のもと信号線２
０ａから２本の信号線を選択し、選択された一方の信号
線上の信号を基準信号として信号線３０ａに出力し、他
方の信号線上の信号を比較信号として信号線３０ｂに出
力する。この信号線３０ａ，３０ｂは位相差抽出回路４
０（位相抽出部）及びマスク回路５０（マスク生成部）
へ接続される。
【０００９】上記位相差抽出回路４０は上記基準信号と
比較信号との位相差を検出して出力する。図示したよう
に、位相差抽出回路４０はＥＸＯＲ（イクスクルーシブ
オア）回路４１、ＡＮＤ回路４２、及びＮＡＮＤ回路４
３からなる。信号線３０ａはＥＸＯＲ回路４１及びＡＮ
Ｄ回路４２の一方の入力端に接続される。信号線３０ｂ
はＥＸＯＲ回路４１の他方の入力端及びＮＡＮＤ回路４
３の一方の入力端に接続される。また、ＥＸＯＲ回路４
１の出力端はＡＮＤ回路４２及びＮＡＮＤ回路４３の他
端に接続される。
比較信号との位相差を検出して出力する。図示したよう
に、位相差抽出回路４０はＥＸＯＲ（イクスクルーシブ
オア）回路４１、ＡＮＤ回路４２、及びＮＡＮＤ回路４
３からなる。信号線３０ａはＥＸＯＲ回路４１及びＡＮ
Ｄ回路４２の一方の入力端に接続される。信号線３０ｂ
はＥＸＯＲ回路４１の他方の入力端及びＮＡＮＤ回路４
３の一方の入力端に接続される。また、ＥＸＯＲ回路４
１の出力端はＡＮＤ回路４２及びＮＡＮＤ回路４３の他
端に接続される。
【００１０】上記マスク回路５０は位相差抽出回路４０
から出力される検出信号のマスク信号、つまり上記検出
信号の内、不要な信号をマスクするための信号を出力す
る回路である。マスク回路５０は、図示のように、ＡＮ
Ｄ回路５１、ＯＲ回路５２、ディレイ回路５３、及びＤ
フリップフロップ（以下、Ｄｆｆと称する）５４からな
る。マスク回路５０に接続される基準信号及び比較信号
はＡＮＤ回路５１及びＯＲ回路５２のそれぞれの入力端
に接続される。
から出力される検出信号のマスク信号、つまり上記検出
信号の内、不要な信号をマスクするための信号を出力す
る回路である。マスク回路５０は、図示のように、ＡＮ
Ｄ回路５１、ＯＲ回路５２、ディレイ回路５３、及びＤ
フリップフロップ（以下、Ｄｆｆと称する）５４からな
る。マスク回路５０に接続される基準信号及び比較信号
はＡＮＤ回路５１及びＯＲ回路５２のそれぞれの入力端
に接続される。
【００１１】ＡＮＤ回路５１の出力端にはディレイ回路
５３が接続されており、このディレイ回路５３の出力は
Ｄｆｆ５４のクロック端（ＣＬＫ）に接続されている。
またＯＲ回路５２の出力端はＤｆｆ５４の反転セット入
力端Ｓに接続されている。Ｄｆｆ５４のＤ入力端は接地
されている。このＤｆｆ５４のＱ出力端及びＱ￣出力端
から出力される信号が上述したマスク信号となる。尚、
表記の都合のため、記号“Ｑ”の上に記号“￣”が記号
を“Ｑ￣”と記載する。この記号“Ｑ￣”はＱ出力の反
転出力であることを意味する。
５３が接続されており、このディレイ回路５３の出力は
Ｄｆｆ５４のクロック端（ＣＬＫ）に接続されている。
またＯＲ回路５２の出力端はＤｆｆ５４の反転セット入
力端Ｓに接続されている。Ｄｆｆ５４のＤ入力端は接地
されている。このＤｆｆ５４のＱ出力端及びＱ￣出力端
から出力される信号が上述したマスク信号となる。尚、
表記の都合のため、記号“Ｑ”の上に記号“￣”が記号
を“Ｑ￣”と記載する。この記号“Ｑ￣”はＱ出力の反
転出力であることを意味する。
【００１２】６０は位相差検出回路（検出手段）であ
り、位相差抽出回路４０及びマスク回路５０から出力さ
れる信号に基づいて、信号選択回路３０から出力される
基準信号と比較信号との間に位相差があるか否かを検出
する回路である。位相差検出回路６０は、図示されたよ
うに、ＯＲ回路６１、ＮＯＴ回路６２、Ｄｆｆ６３、デ
ィレイ回路６４、ＮＯＴ回路６５、及びＤｆｆ６６から
なる。
り、位相差抽出回路４０及びマスク回路５０から出力さ
れる信号に基づいて、信号選択回路３０から出力される
基準信号と比較信号との間に位相差があるか否かを検出
する回路である。位相差検出回路６０は、図示されたよ
うに、ＯＲ回路６１、ＮＯＴ回路６２、Ｄｆｆ６３、デ
ィレイ回路６４、ＮＯＴ回路６５、及びＤｆｆ６６から
なる。
【００１３】位相差抽出回路４０中のＮＡＮＤ回路４３
の出力信号は、ＯＲ回路６１の一方の入力端に接続さ
れ、マスク回路５０中のＤｆｆ５４のＱ￣出力はＯＲ回
路６１の他方の入力端に接続される。つまり、ＯＲ回路
６１はＮＡＮＤ回路４３から出力される信号のうち不要
な信号をＤｆｆ５４のＱ￣出力から出力される信号によ
ってマスクする。ＯＲ回路６１の出力はＤｆｆ６３の反
転リセット入力端Ｒに入力される。また、ＮＯＴ回路６
２には信号選択回路３０から出力される基準信号が入力
されており、出力端はＤｆｆ６３のクロック端（ＣＬ
Ｋ）に接続されている。また、Ｄｆｆ６３のＤ入力端は
ハイレベル（＋５Ｖ）に固定されている。
の出力信号は、ＯＲ回路６１の一方の入力端に接続さ
れ、マスク回路５０中のＤｆｆ５４のＱ￣出力はＯＲ回
路６１の他方の入力端に接続される。つまり、ＯＲ回路
６１はＮＡＮＤ回路４３から出力される信号のうち不要
な信号をＤｆｆ５４のＱ￣出力から出力される信号によ
ってマスクする。ＯＲ回路６１の出力はＤｆｆ６３の反
転リセット入力端Ｒに入力される。また、ＮＯＴ回路６
２には信号選択回路３０から出力される基準信号が入力
されており、出力端はＤｆｆ６３のクロック端（ＣＬ
Ｋ）に接続されている。また、Ｄｆｆ６３のＤ入力端は
ハイレベル（＋５Ｖ）に固定されている。
【００１４】また、上記ＮＯＴ回路６２の出力端はディ
レイ回路６４に接続され、このディレイ回路６４にはＮ
ＯＴ回路６５が接続されている。ＮＯＴ回路６５の出力
端はＤｆｆ６６のクロック端（ＣＬＫ）に接続されてい
る。つまり、結果としてＤｆｆ６６のクロック端（ＣＬ
Ｋ）には、ディレイ回路６４で遅延された基準信号が入
力されることになる。
レイ回路６４に接続され、このディレイ回路６４にはＮ
ＯＴ回路６５が接続されている。ＮＯＴ回路６５の出力
端はＤｆｆ６６のクロック端（ＣＬＫ）に接続されてい
る。つまり、結果としてＤｆｆ６６のクロック端（ＣＬ
Ｋ）には、ディレイ回路６４で遅延された基準信号が入
力されることになる。
【００１５】Ｄｆｆ６６のＤ入力端は、Ｄｆｆ６３のＱ
出力端が接続されている。また、Ｄｆｆ６６の反転リセ
ット入力端Ｒには前述したＣＰＵから出力される反転リ
セット信号が入力される。この反転リセット信号は図１
に示されたＩＣ試験装置の動作をリセットするか否かを
示す信号であり、反転リセット信号がハイレベルである
場合には、通常の動作が行われ、ローレベルの場合には
動作がリセットされる。以上、位相差検出回路６０の内
部構成を示したが、この位相差検出回路６０は基準信号
と比較信号との間に位相差がある場合には、Ｄｆｆ６６
のＱ出力はローレベルであるが、位相差が無い場合には
ハイレベルとなる。
出力端が接続されている。また、Ｄｆｆ６６の反転リセ
ット入力端Ｒには前述したＣＰＵから出力される反転リ
セット信号が入力される。この反転リセット信号は図１
に示されたＩＣ試験装置の動作をリセットするか否かを
示す信号であり、反転リセット信号がハイレベルである
場合には、通常の動作が行われ、ローレベルの場合には
動作がリセットされる。以上、位相差検出回路６０の内
部構成を示したが、この位相差検出回路６０は基準信号
と比較信号との間に位相差がある場合には、Ｄｆｆ６６
のＱ出力はローレベルであるが、位相差が無い場合には
ハイレベルとなる。
【００１６】７０は位相フェイル検出回路（フェイル検
出手段）であり、信号選択回路３０から出力される基準
信号と比較信号との位相関係を調べるためのものであ
る。つまり、基準信号が比較信号よりも遅れているか否
かを検出し、基準信号が比較信号よりも位相が遅れてい
る場合にはフェイル信号を出力する回路である。位相フ
ェイル検出回路７０は図示されているように、ＡＮＤ回
路７１及びＤｆｆ７２からなる。上記ＡＮＤ回路７１の
一方の入力端は位相差抽出回路４０内のＡＮＤ回路４２
の出力端と接続されており、他方の入力端はマスク回路
５０内のＤｆｆ５４のＱ出力端が接続されている。
出手段）であり、信号選択回路３０から出力される基準
信号と比較信号との位相関係を調べるためのものであ
る。つまり、基準信号が比較信号よりも遅れているか否
かを検出し、基準信号が比較信号よりも位相が遅れてい
る場合にはフェイル信号を出力する回路である。位相フ
ェイル検出回路７０は図示されているように、ＡＮＤ回
路７１及びＤｆｆ７２からなる。上記ＡＮＤ回路７１の
一方の入力端は位相差抽出回路４０内のＡＮＤ回路４２
の出力端と接続されており、他方の入力端はマスク回路
５０内のＤｆｆ５４のＱ出力端が接続されている。
【００１７】つまり、上記ＡＮＤ回路７１はＡＮＤ回路
４２から出力される信号のうち不要な信号をＤｆｆ５４
のＱ出力端から出力される信号によってマスクする。Ａ
ＮＤ回路７１の出力端はＤｆｆ回路７２のクロック端
（ＣＬＫ）と接続されており、Ｄ入力端はハイレベル
（＋５Ｖ）に固定されている。また、反転リセット入力
端Ｒには、前述したＣＰＵから出力される反転リセット
信号が入力される。Ｄｆｆ７２のＱ￣出力端からはフェ
イル信号が出力される。
４２から出力される信号のうち不要な信号をＤｆｆ５４
のＱ出力端から出力される信号によってマスクする。Ａ
ＮＤ回路７１の出力端はＤｆｆ回路７２のクロック端
（ＣＬＫ）と接続されており、Ｄ入力端はハイレベル
（＋５Ｖ）に固定されている。また、反転リセット入力
端Ｒには、前述したＣＰＵから出力される反転リセット
信号が入力される。Ｄｆｆ７２のＱ￣出力端からはフェ
イル信号が出力される。
【００１８】図中８０は、前述したＣＰＵから供給され
る反転リセット信号が供給され、Ｄｆｆ６６のＱ出力
端、及び後述するフェイル判断回路１１０の出力端と接
続されたＡＮＤ回路である。このＡＮＤ回路８０の出力
端はカウンタ回路９０の反転リセット入力端に入力され
る。また、カウンタ回路９０のクロック端はＮＯＴ回路
６２の出力端と接続されている。カウンタ回路９０は、
プログラマブルディレイ回路２０における比較信号の遅
延時間を示す値を設定するためのものである。つまり、
カウンタ回路９０は、例えば基準信号が比較信号よりも
遅延している場合には比較信号の遅延量を入力されるク
ロック毎に徐々に増加させる。
る反転リセット信号が供給され、Ｄｆｆ６６のＱ出力
端、及び後述するフェイル判断回路１１０の出力端と接
続されたＡＮＤ回路である。このＡＮＤ回路８０の出力
端はカウンタ回路９０の反転リセット入力端に入力され
る。また、カウンタ回路９０のクロック端はＮＯＴ回路
６２の出力端と接続されている。カウンタ回路９０は、
プログラマブルディレイ回路２０における比較信号の遅
延時間を示す値を設定するためのものである。つまり、
カウンタ回路９０は、例えば基準信号が比較信号よりも
遅延している場合には比較信号の遅延量を入力されるク
ロック毎に徐々に増加させる。
【００１９】カウンタ回路９０の出力端Ｑは数ビットか
らなり、カウントした値が出力される。この出力端Ｑは
プログラマブルディレイ回路２０が接続されており、プ
ログラマブルディレイ回路２０はこの出力端Ｑから出力
される値に基づいて遅延量を設定する。また、カウンタ
回路９０の出力端はＡＮＤ回路１００が接続されてい
る。ＡＮＤ回路１００はカウンタ回路９０の出力端Ｑの
全てのビットがハイレベルとなった場合に、その出力端
からハイレベルの信号を出力する。
らなり、カウントした値が出力される。この出力端Ｑは
プログラマブルディレイ回路２０が接続されており、プ
ログラマブルディレイ回路２０はこの出力端Ｑから出力
される値に基づいて遅延量を設定する。また、カウンタ
回路９０の出力端はＡＮＤ回路１００が接続されてい
る。ＡＮＤ回路１００はカウンタ回路９０の出力端Ｑの
全てのビットがハイレベルとなった場合に、その出力端
からハイレベルの信号を出力する。
【００２０】１１０はフェイル判断回路であり、位相フ
ェイル検出回路７０中のＤｆｆ７２のＱ￣出力端及びＡ
ＮＤ回路１００の出力端が接続されている。フェイル判
断回路１１０は、位相フェイル検出回路７０において位
相フェイルが検出された場合やカウンタ回路９０の全出
力がハイレベルとなった場合にカウンタ回路９０をリセ
ットするとともに、ＣＰＵにその旨を通知する役割を果
たす。
ェイル検出回路７０中のＤｆｆ７２のＱ￣出力端及びＡ
ＮＤ回路１００の出力端が接続されている。フェイル判
断回路１１０は、位相フェイル検出回路７０において位
相フェイルが検出された場合やカウンタ回路９０の全出
力がハイレベルとなった場合にカウンタ回路９０をリセ
ットするとともに、ＣＰＵにその旨を通知する役割を果
たす。
【００２１】１２０はデータリードバック回路であり、
その入力端は位相差検出回路６０内のＤｆｆ６６のＱ出
力端、カウンタ回路９０のＱ出力端、及びフェイル判断
回路１１０の出力端にそれぞれ接続されており、入力端
から入力される各種情報をラッチしてＣＰＵへ出力す
る。つまり、ＣＰＵはデータリードバック回路１２０か
ら出力される信号によって、信号発振源１０から出力さ
れる試験パターンの位相ズレやフェイルの有無の情報を
得ることができる。
その入力端は位相差検出回路６０内のＤｆｆ６６のＱ出
力端、カウンタ回路９０のＱ出力端、及びフェイル判断
回路１１０の出力端にそれぞれ接続されており、入力端
から入力される各種情報をラッチしてＣＰＵへ出力す
る。つまり、ＣＰＵはデータリードバック回路１２０か
ら出力される信号によって、信号発振源１０から出力さ
れる試験パターンの位相ズレやフェイルの有無の情報を
得ることができる。
【００２２】以上、本発明の一実施形態によるＩＣ試験
装置の構成を説明したが、次に本発明の一実施形態によ
るＩＣ試験装置の動作について説明する。まず、信号選
択回路３０から出力される基準信号と比較信号との位相
差を検出するまでの動作について説明する。
装置の構成を説明したが、次に本発明の一実施形態によ
るＩＣ試験装置の動作について説明する。まず、信号選
択回路３０から出力される基準信号と比較信号との位相
差を検出するまでの動作について説明する。
【００２３】〔基準信号のパルス幅が比較信号のパルス
幅より長い場合〕図２は基準信号のパルス幅が比較信号
のパルス幅より長い場合のＩＣ試験装置各部の信号波形
を示す図である。以下、図１及び図２を参照して基準信
号のパルス幅が比較信号のパルス幅より長い場合を例に
挙げて位相フェイル信号が得られるまでの動作を説明す
る。尚、図２中の横軸は時間経過に対応している。図１
中の信号発振源１０から試験パターンが出力され、プロ
グラマブルディレイ回路２０を通過すると、試験パター
ンは出力バッファへ出力されるとともに、信号選択回路
３０へ入力する。信号選択回路３０はＣＰＵの制御の
下、信号線２０ａから２つの信号線を選択し、信号線３
０ａ及び信号線３０ｂへ基準信号及び比較信号をそれぞ
れ出力する。
幅より長い場合〕図２は基準信号のパルス幅が比較信号
のパルス幅より長い場合のＩＣ試験装置各部の信号波形
を示す図である。以下、図１及び図２を参照して基準信
号のパルス幅が比較信号のパルス幅より長い場合を例に
挙げて位相フェイル信号が得られるまでの動作を説明す
る。尚、図２中の横軸は時間経過に対応している。図１
中の信号発振源１０から試験パターンが出力され、プロ
グラマブルディレイ回路２０を通過すると、試験パター
ンは出力バッファへ出力されるとともに、信号選択回路
３０へ入力する。信号選択回路３０はＣＰＵの制御の
下、信号線２０ａから２つの信号線を選択し、信号線３
０ａ及び信号線３０ｂへ基準信号及び比較信号をそれぞ
れ出力する。
【００２４】出力された基準信号及び比較信号の波形
は、図２（ａ），図２（ｂ）にそれぞれ示されている。
この図から分かるように基準信号のパルス幅の方が比較
信号のパルス幅よりも長い。これらの信号は位相差抽出
回路４０内のＥＸＯＲ回路４１に入力され、排他的論理
和が演算される。ＥＸＯＲ回路４１の出力はＡＮＤ回路
４２及びＮＡＮＤ回路４３の一方の入力端に入力され
る。ＡＮＤ回路４２の他方の入力端には基準信号が入力
されており、この基準信号とＥＸＯＲ回路４１の出力と
が論理積演算される。ＡＮＤ回路４２の出力を図２
（ｃ）に示す。
は、図２（ａ），図２（ｂ）にそれぞれ示されている。
この図から分かるように基準信号のパルス幅の方が比較
信号のパルス幅よりも長い。これらの信号は位相差抽出
回路４０内のＥＸＯＲ回路４１に入力され、排他的論理
和が演算される。ＥＸＯＲ回路４１の出力はＡＮＤ回路
４２及びＮＡＮＤ回路４３の一方の入力端に入力され
る。ＡＮＤ回路４２の他方の入力端には基準信号が入力
されており、この基準信号とＥＸＯＲ回路４１の出力と
が論理積演算される。ＡＮＤ回路４２の出力を図２
（ｃ）に示す。
【００２５】また、上記基準信号及び比較信号は、マス
ク回路５０内のＡＮＤ回路５１及びＯＲ回路５２に入力
され、それぞれ論理積及び論理和が演算される。ＡＮＤ
回路５１及びＯＲ回路５２の出力を図２（ｄ）及び図２
（ｅ）にそれぞれ示す。ＡＮＤ回路５１の出力はディレ
イ回路５３を介してＤｆｆ５４のクロック端ＣＬＫに入
力され、ＯＲ回路５２の出力はＤｆｆ５４の反転セット
入力端Ｓに接続されている。図２（ｄ）及び図２（ｅ）
に示された信号がＡＮＤ回路５１及びＯＲ回路５２から
出力されている場合、Ｄｆｆ５４のＱ出力端からは、図
２（ｆ）に示された信号が出力される。また、Ｄｆｆ５
４のＱ￣出力端からは、図２（ｇ）に示された信号が出
力される。
ク回路５０内のＡＮＤ回路５１及びＯＲ回路５２に入力
され、それぞれ論理積及び論理和が演算される。ＡＮＤ
回路５１及びＯＲ回路５２の出力を図２（ｄ）及び図２
（ｅ）にそれぞれ示す。ＡＮＤ回路５１の出力はディレ
イ回路５３を介してＤｆｆ５４のクロック端ＣＬＫに入
力され、ＯＲ回路５２の出力はＤｆｆ５４の反転セット
入力端Ｓに接続されている。図２（ｄ）及び図２（ｅ）
に示された信号がＡＮＤ回路５１及びＯＲ回路５２から
出力されている場合、Ｄｆｆ５４のＱ出力端からは、図
２（ｆ）に示された信号が出力される。また、Ｄｆｆ５
４のＱ￣出力端からは、図２（ｇ）に示された信号が出
力される。
【００２６】前述したＡＮＤ回路４２の出力信号及びＤ
ｆｆ５４のＱ出力端の出力信号は位相フェイル検出回路
７０内のＡＮＤ回路７１に入力され、論理積演算され
る。つまり、基準信号及び比較信号が図２（ａ），
（ｂ）に示された信号である場合、図２（ｃ）に示され
たように、ＡＮＤ回路４２からは２つのパルスが出力さ
れるが位相フェイルを検出する上で必要な信号は図中左
側の信号のみであるので、Ｄｆｆ５４のＱ出力端から出
力される信号によって、図２（ｃ）中の右側の信号をＡ
ＮＤ回路７１によってマスクする。ＡＮＤ回路７１の出
力を図２（ｈ）に示す。この信号が位相フェイル検出回
路７０内において位相フェイルを検出するために用いら
れる。
ｆｆ５４のＱ出力端の出力信号は位相フェイル検出回路
７０内のＡＮＤ回路７１に入力され、論理積演算され
る。つまり、基準信号及び比較信号が図２（ａ），
（ｂ）に示された信号である場合、図２（ｃ）に示され
たように、ＡＮＤ回路４２からは２つのパルスが出力さ
れるが位相フェイルを検出する上で必要な信号は図中左
側の信号のみであるので、Ｄｆｆ５４のＱ出力端から出
力される信号によって、図２（ｃ）中の右側の信号をＡ
ＮＤ回路７１によってマスクする。ＡＮＤ回路７１の出
力を図２（ｈ）に示す。この信号が位相フェイル検出回
路７０内において位相フェイルを検出するために用いら
れる。
【００２７】〔比較信号のパルス幅が基準信号のパルス
幅より長い場合〕図３は比較信号のパルス幅が基準信号
のパルス幅より長い場合のＩＣ試験装置各部の信号波形
を示す図である。以下、図１及び図３を参照して比較信
号のパルス幅が基準信号のパルス幅より長い場合を例に
挙げて位相差検出信号が得られるまでの動作を説明す
る。尚、図３中の横軸は時間経過に対応している。図１
中の信号発振源１０から試験パターンが出力され、プロ
グラマブルディレイ回路２０を通過すると、試験パター
ンは出力バッファへ出力されるとともに、信号選択回路
３０へ入力する。信号選択回路３０はＣＰＵの制御の
下、信号線２０ａから２つの信号線を選択し、信号線３
０ａ及び信号線３０ｂへ基準信号及び比較信号をそれぞ
れ出力する。
幅より長い場合〕図３は比較信号のパルス幅が基準信号
のパルス幅より長い場合のＩＣ試験装置各部の信号波形
を示す図である。以下、図１及び図３を参照して比較信
号のパルス幅が基準信号のパルス幅より長い場合を例に
挙げて位相差検出信号が得られるまでの動作を説明す
る。尚、図３中の横軸は時間経過に対応している。図１
中の信号発振源１０から試験パターンが出力され、プロ
グラマブルディレイ回路２０を通過すると、試験パター
ンは出力バッファへ出力されるとともに、信号選択回路
３０へ入力する。信号選択回路３０はＣＰＵの制御の
下、信号線２０ａから２つの信号線を選択し、信号線３
０ａ及び信号線３０ｂへ基準信号及び比較信号をそれぞ
れ出力する。
【００２８】出力された基準信号及び比較信号の波形
は、図３（ａ），図３（ｂ）にそれぞれ示されている。
この図から分かるように比較信号のパルス幅の方が基準
信号のパルス幅よりも長い。これらの信号は位相差抽出
回路４０内のＥＸＯＲ回路４１に入力され、排他的論理
和が演算される。ＥＸＯＲ回路４１の出力はＡＮＤ回路
４２及びＮＡＮＤ回路４３の一方の入力端に入力され
る。ＮＡＮＤ回路４３の他方の入力端には比較信号が入
力されており、この比較信号とＥＸＯＲ回路４１の出力
とがＮＡＮＤ演算される。ＮＡＮＤ回路４３の出力を図
３（ｃ）に示す。
は、図３（ａ），図３（ｂ）にそれぞれ示されている。
この図から分かるように比較信号のパルス幅の方が基準
信号のパルス幅よりも長い。これらの信号は位相差抽出
回路４０内のＥＸＯＲ回路４１に入力され、排他的論理
和が演算される。ＥＸＯＲ回路４１の出力はＡＮＤ回路
４２及びＮＡＮＤ回路４３の一方の入力端に入力され
る。ＮＡＮＤ回路４３の他方の入力端には比較信号が入
力されており、この比較信号とＥＸＯＲ回路４１の出力
とがＮＡＮＤ演算される。ＮＡＮＤ回路４３の出力を図
３（ｃ）に示す。
【００２９】また、上記基準信号及び比較信号は、マス
ク回路５０内のＡＮＤ回路５１及びＯＲ回路５２に入力
され、それぞれ論理積及び論理和が演算される。ＡＮＤ
回路５１及びＯＲ回路５２の出力を図３（ｄ）及び図３
（ｅ）にそれぞれ示す。ＡＮＤ回路５１の出力はディレ
イ回路５３を介してＤｆｆ５４のクロック端（ＣＬＫ）
に入力され、ＯＲ回路５２の出力はＤｆｆ５４の反転セ
ット入力端Ｓに接続されている。図３（ｄ）及び図３
（ｅ）に示された信号がＡＮＤ回路５１及びＯＲ回路５
２から出力されている場合、Ｄｆｆ５４のＱ出力端から
は、図３（ｆ）に示された信号が出力される。また、Ｄ
ｆｆ５４のＱ￣出力端からは、図３（ｇ）に示された信
号が出力される。
ク回路５０内のＡＮＤ回路５１及びＯＲ回路５２に入力
され、それぞれ論理積及び論理和が演算される。ＡＮＤ
回路５１及びＯＲ回路５２の出力を図３（ｄ）及び図３
（ｅ）にそれぞれ示す。ＡＮＤ回路５１の出力はディレ
イ回路５３を介してＤｆｆ５４のクロック端（ＣＬＫ）
に入力され、ＯＲ回路５２の出力はＤｆｆ５４の反転セ
ット入力端Ｓに接続されている。図３（ｄ）及び図３
（ｅ）に示された信号がＡＮＤ回路５１及びＯＲ回路５
２から出力されている場合、Ｄｆｆ５４のＱ出力端から
は、図３（ｆ）に示された信号が出力される。また、Ｄ
ｆｆ５４のＱ￣出力端からは、図３（ｇ）に示された信
号が出力される。
【００３０】前述したＮＡＮＤ回路４３の出力信号及び
Ｄｆｆ５４のＱ￣出力端の出力信号は位相差検出回路６
０内のＯＲ回路６１に入力され、論理和演算される。つ
まり、基準信号及び比較信号が図３（ａ），（ｂ）に示
された信号である場合、図３（ｃ）に示されたように、
ＮＡＮＤ回路４３からは２つの立ち下がりパルスが出力
されるが位相差を検出する上で必要な信号は前述した場
合と同様に図中左側の信号のみであるので、Ｄｆｆ５４
のＱ￣出力端から出力される信号によって、図３（ｃ）
中の右側の信号をＯＲ回路６１によってマスクする。Ｏ
Ｒ回路６１の出力を図３（ｈ）に示す。この信号が位相
差検出回路６０内において位相差を検出するために用い
られる。
Ｄｆｆ５４のＱ￣出力端の出力信号は位相差検出回路６
０内のＯＲ回路６１に入力され、論理和演算される。つ
まり、基準信号及び比較信号が図３（ａ），（ｂ）に示
された信号である場合、図３（ｃ）に示されたように、
ＮＡＮＤ回路４３からは２つの立ち下がりパルスが出力
されるが位相差を検出する上で必要な信号は前述した場
合と同様に図中左側の信号のみであるので、Ｄｆｆ５４
のＱ￣出力端から出力される信号によって、図３（ｃ）
中の右側の信号をＯＲ回路６１によってマスクする。Ｏ
Ｒ回路６１の出力を図３（ｈ）に示す。この信号が位相
差検出回路６０内において位相差を検出するために用い
られる。
【００３１】以上、信号選択回路３０から出力される基
準信号と比較信号との位相差を検出するまでの動作につ
いて説明したが、次に、検出した位相差を用いて、基準
信号と比較信号との位相差をなくす動作について説明す
る。図４は、本発明の一実施形態によるＩＣ試験装置の
各部における信号波形を示す図である。図４（ａ）は基
準信号の波形であり、図４（ｂ）は比較信号の波形であ
る。この図に示されたように、比較信号の方が基準信号
よりも位相が進んでいる場合を例に挙げて説明する。
準信号と比較信号との位相差を検出するまでの動作につ
いて説明したが、次に、検出した位相差を用いて、基準
信号と比較信号との位相差をなくす動作について説明す
る。図４は、本発明の一実施形態によるＩＣ試験装置の
各部における信号波形を示す図である。図４（ａ）は基
準信号の波形であり、図４（ｂ）は比較信号の波形であ
る。この図に示されたように、比較信号の方が基準信号
よりも位相が進んでいる場合を例に挙げて説明する。
【００３２】図４（ａ），（ｂ）に示された基準信号及
び比較信号が位相差抽出回路４０及びマスク回路５０へ
入力されると、比較信号が基準信号よりも位相が進んで
いるために、ＡＮＤ回路７１の出力はローレベルになる
ため、Ｄｆｆ７２からはフェイル信号が出力されない。
このフェイル信号はフェイル判断回路１１０を介してＡ
ＮＤ回路８０に入力され、反転リセット信号がハイレベ
ルの場合には、ＡＮＤ回路８０を開状態にする。
び比較信号が位相差抽出回路４０及びマスク回路５０へ
入力されると、比較信号が基準信号よりも位相が進んで
いるために、ＡＮＤ回路７１の出力はローレベルになる
ため、Ｄｆｆ７２からはフェイル信号が出力されない。
このフェイル信号はフェイル判断回路１１０を介してＡ
ＮＤ回路８０に入力され、反転リセット信号がハイレベ
ルの場合には、ＡＮＤ回路８０を開状態にする。
【００３３】位相差検出回路６０内のＯＲ回路６１は、
前述したように、基準信号と比較信号との位相差を示す
信号を出力しており、この出力信号がＤｆｆ６３の反転
リセット入力端Ｒへ入力される。ＯＲ回路６１から出力
される信号がローレベルの場合、Ｄｆｆ６３をリセット
する。図４（ｃ）は、ＯＲ回路６１の出力信号波形を示
している。つまり、図４（ｃ）中のＯＲゲート６１から
出力される信号がローレベルである間、Ｄｆｆ６３はリ
セットされる。
前述したように、基準信号と比較信号との位相差を示す
信号を出力しており、この出力信号がＤｆｆ６３の反転
リセット入力端Ｒへ入力される。ＯＲ回路６１から出力
される信号がローレベルの場合、Ｄｆｆ６３をリセット
する。図４（ｃ）は、ＯＲ回路６１の出力信号波形を示
している。つまり、図４（ｃ）中のＯＲゲート６１から
出力される信号がローレベルである間、Ｄｆｆ６３はリ
セットされる。
【００３４】また、Ｄｆｆ６３のクロック端（ＣＬＫ）
には、ＮＯＴ回路６２において反転された基準信号が入
力される。図４（ｄ）は、ＮＯＴ回路６２の出力信号波
形を示す。Ｄｆｆ６３はクロック端（ＣＬＫ）に入力さ
れる反転された基準信号に同期してＱ出力端から出力信
号を出力する。図４（ｄ）はＤｆｆ６３のＱ出力端から
出力される信号の波形を示す。
には、ＮＯＴ回路６２において反転された基準信号が入
力される。図４（ｄ）は、ＮＯＴ回路６２の出力信号波
形を示す。Ｄｆｆ６３はクロック端（ＣＬＫ）に入力さ
れる反転された基準信号に同期してＱ出力端から出力信
号を出力する。図４（ｄ）はＤｆｆ６３のＱ出力端から
出力される信号の波形を示す。
【００３５】また、図４（ｄ）に示された信号はディレ
イ回路６４及びＮＯＴ回路６５を介してＤｆｆ６６のク
ロック端（ＣＬＫ）へ入力される。Ｄｆｆ６６はクロッ
ク端（ＣＬＫ）に入力される信号に同期してＤｆｆ６３
のＱ出力端から出力される信号をＱ出力端から出力し、
Ｑ出力端から出力される信号を反転した信号をＱ￣出力
端からそれぞれ出力する。図４（ｆ）はＤｆｆ６６のＱ
出力端から出力される信号の波形を示す。この図に示さ
れたように、Ｄｆｆ６６のＱ出力端からは、基準信号と
比較信号との位相差がある場合にはローレベルの信号が
出力される。
イ回路６４及びＮＯＴ回路６５を介してＤｆｆ６６のク
ロック端（ＣＬＫ）へ入力される。Ｄｆｆ６６はクロッ
ク端（ＣＬＫ）に入力される信号に同期してＤｆｆ６３
のＱ出力端から出力される信号をＱ出力端から出力し、
Ｑ出力端から出力される信号を反転した信号をＱ￣出力
端からそれぞれ出力する。図４（ｆ）はＤｆｆ６６のＱ
出力端から出力される信号の波形を示す。この図に示さ
れたように、Ｄｆｆ６６のＱ出力端からは、基準信号と
比較信号との位相差がある場合にはローレベルの信号が
出力される。
【００３６】反対に、基準信号と比較信号との位相差が
ある場合には、Ｄｆｆ６６のＱ￣出力端からは、ハイレ
ベルの信号が出力される。Ｄｆｆ６６のＱ￣出力端から
出力される信号はＡＮＤ回路８０に入力される。つま
り、ＣＰＵから反転リセット信号が出力されておらず、
且つ比較信号の方が基準信号よりも位相が進んでいる場
合にはカウンタ回路９０はリセットされず、クロック端
に入力される反転された基準信号に応じてカウントが進
み、カウント値がＱ出力端から出力される。
ある場合には、Ｄｆｆ６６のＱ￣出力端からは、ハイレ
ベルの信号が出力される。Ｄｆｆ６６のＱ￣出力端から
出力される信号はＡＮＤ回路８０に入力される。つま
り、ＣＰＵから反転リセット信号が出力されておらず、
且つ比較信号の方が基準信号よりも位相が進んでいる場
合にはカウンタ回路９０はリセットされず、クロック端
に入力される反転された基準信号に応じてカウントが進
み、カウント値がＱ出力端から出力される。
【００３７】カウンタ回路９０のカウント値はプログラ
マブルディレイ回路２０へ出力され、カウント値に応じ
て比較信号が伝達される信号線の遅延量を増加させる。
このようにして、図４に示されたように、除々に基準信
号が遅延され、基準信号と比較信号との位相差がなくな
るとＤｆｆ６３のＱ出力端から出力される信号はハイレ
ベルに固定されるとともに、基準信号と比較信号との位
相が合った時点でＤｆｆ６６のＱ出力端から出力される
信号がローレベルからハイレベルに立ち上がる。
マブルディレイ回路２０へ出力され、カウント値に応じ
て比較信号が伝達される信号線の遅延量を増加させる。
このようにして、図４に示されたように、除々に基準信
号が遅延され、基準信号と比較信号との位相差がなくな
るとＤｆｆ６３のＱ出力端から出力される信号はハイレ
ベルに固定されるとともに、基準信号と比較信号との位
相が合った時点でＤｆｆ６６のＱ出力端から出力される
信号がローレベルからハイレベルに立ち上がる。
【００３８】Ｄｆｆ６６のＱ￣出力端から出力される信
号は、反対に基準信号の位相と比較信号の位相とが合っ
た時点でハイレベルからローレベルへ立ち下がり、ＡＮ
Ｄ回路８０が閉状態になりカウンタ９０がリセットされ
る。この結果、プログラマブルディレイ回路２０におけ
る遅延量の変更はこれ以上進まなくなり、信号選択回路
３０で選択された基準信号と比較信号とに対応する信号
が同位相で出力バッファへ出力されることとなる。以
下、同様に、ＣＰＵの制御の下、信号選択回路３０が信
号線２０ａから異なった信号線を選択し、前述した動作
を繰り返せば、試験パタンが同位相で出力されることに
なる。
号は、反対に基準信号の位相と比較信号の位相とが合っ
た時点でハイレベルからローレベルへ立ち下がり、ＡＮ
Ｄ回路８０が閉状態になりカウンタ９０がリセットされ
る。この結果、プログラマブルディレイ回路２０におけ
る遅延量の変更はこれ以上進まなくなり、信号選択回路
３０で選択された基準信号と比較信号とに対応する信号
が同位相で出力バッファへ出力されることとなる。以
下、同様に、ＣＰＵの制御の下、信号選択回路３０が信
号線２０ａから異なった信号線を選択し、前述した動作
を繰り返せば、試験パタンが同位相で出力されることに
なる。
【００３９】尚、フェイル判断回路１１０から出力され
るフェイル信号、カウンタ９０のＱ出力端Ｑ、及びＤｆ
ｆ６６から出力される信号はデータリードバック回路１
２０へ出力され、これらの信号がラッチされた後、ＣＰ
Ｕへ出力される。ＣＰＵはこれらの信号に基づいて、試
験パタンを構成する各試験パタンの位相ズレを求める。
ＣＰＵはフェイル信号を受け取った場合には、信号選択
回路３０に対して信号線２０ａの内、他の信号線を選択
するように指示して上記動作を繰り返す。
るフェイル信号、カウンタ９０のＱ出力端Ｑ、及びＤｆ
ｆ６６から出力される信号はデータリードバック回路１
２０へ出力され、これらの信号がラッチされた後、ＣＰ
Ｕへ出力される。ＣＰＵはこれらの信号に基づいて、試
験パタンを構成する各試験パタンの位相ズレを求める。
ＣＰＵはフェイル信号を受け取った場合には、信号選択
回路３０に対して信号線２０ａの内、他の信号線を選択
するように指示して上記動作を繰り返す。
【００４０】
【発明の効果】以上、説明したように本発明によれば、
選択手段が複数の試験信号から２つの信号を基準信号及
び比較信号として選択し、抽出手段が基準信号と比較信
号との位相差を抽出するようにしているので、試験デバ
イスに供給する試験信号の位相差を自動的に検出するこ
とができるという効果がある。また、本発明によれば、
抽出手段で抽出された位相差に応じて比較信号の遅延量
を決定する決定手段と、決定手段で決定された遅延量に
応じて比較信号を遅延する遅延手段と、位相差を検出
し、位相差が無くなった場合に、決定手段に対して遅延
量の固定を指示する検出手段と、基準信号と比較信号と
の位相差が無くなったと検出手段で検出された場合に、
選択手段に対して選択する試験信号の変更を指示し、試
験信号各々の位相を同位相にする制御手段とを具備した
ので、試験デバイスに供給する複数の試験信号各々を自
動的に同位相にすることができるという効果がある。さ
らに、本発明によれば、制御手段は決定手段で決定され
た遅延量、フェイル検出手段から出力されるフェイル信
号、及び検出手段から出力される検出信号が入力され、
これらの信号に基づいて複数の試験信号の位相ズレ求め
ているので、位相ズレを後々データとして利用すること
ができるという効果がある。
選択手段が複数の試験信号から２つの信号を基準信号及
び比較信号として選択し、抽出手段が基準信号と比較信
号との位相差を抽出するようにしているので、試験デバ
イスに供給する試験信号の位相差を自動的に検出するこ
とができるという効果がある。また、本発明によれば、
抽出手段で抽出された位相差に応じて比較信号の遅延量
を決定する決定手段と、決定手段で決定された遅延量に
応じて比較信号を遅延する遅延手段と、位相差を検出
し、位相差が無くなった場合に、決定手段に対して遅延
量の固定を指示する検出手段と、基準信号と比較信号と
の位相差が無くなったと検出手段で検出された場合に、
選択手段に対して選択する試験信号の変更を指示し、試
験信号各々の位相を同位相にする制御手段とを具備した
ので、試験デバイスに供給する複数の試験信号各々を自
動的に同位相にすることができるという効果がある。さ
らに、本発明によれば、制御手段は決定手段で決定され
た遅延量、フェイル検出手段から出力されるフェイル信
号、及び検出手段から出力される検出信号が入力され、
これらの信号に基づいて複数の試験信号の位相ズレ求め
ているので、位相ズレを後々データとして利用すること
ができるという効果がある。
【図１】 本発明の一実施形態によるＩＣ試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 基準信号のパルス幅が比較信号のパルス幅よ
り長い場合のＩＣ試験装置各部の信号波形を示す図であ
る。
り長い場合のＩＣ試験装置各部の信号波形を示す図であ
る。
【図３】 比較信号のパルス幅が基準信号のパルス幅よ
り長い場合のＩＣ試験装置各部の信号波形を示す図であ
る。
り長い場合のＩＣ試験装置各部の信号波形を示す図であ
る。
【図４】 本発明の一実施形態によるＩＣ試験装置の各
部における信号波形を示す図である。
部における信号波形を示す図である。
２０ プログラマブルディレイ回路（遅延手段） ３０ 信号選択回路（選択手段） ４０ 位相差抽出回路（位相抽出部） ５０ マスク回路（マスク生成部） （上記４０，５０は抽出手段を構成する） ６０ 位相差検出回路（検出手段） ７０ 位相フェイル検出回路（フェイル検出手段） ９０ カウンタ回路（決定手段）
Claims (4)
- 【請求項１】 複数の試験信号から２つの信号を基準信
号及び比較信号として選択する選択手段と、 前記基準信号と比較信号との位相差を抽出する抽出手段
と、 前記抽出手段で抽出された位相差に応じて前記比較信号
の遅延量を決定する決定手段と、 前記決定手段で決定された遅延量に応じて前記比較信号
を遅延する遅延手段と、 前記位相差を検出し、前記位相差が無くなった場合に、
前記決定手段に対して遅延量の固定を指示する検出手段
と、 前記基準信号と比較信号との位相差が無くなったと前記
検出手段で検出された場合に、前記選択手段に対して選
択する試験信号の変更を指示し、前記試験信号各々の位
相を同位相にする制御手段とを具備することを特徴とす
るＩＣ試験装置。 - 【請求項２】 前記基準信号の位相に対する前記比較信
号の位相の進みを検出してフェイル信号を前記制御手段
に出力するフェイル検出手段を具備することを特徴とす
る請求項１記載のＩＣ試験装置。 - 【請求項３】 前記抽出手段は、前記基準信号と前記比
較信号との論理演算によって位相差を抽出する位相抽出
部と、 前記基準信号と前記比較信号との論理演算により、前記
位相抽出部で抽出された位相差の不要箇所を除去するた
めのマスクを生成するマスク生成部とを具備することを
特徴とする請求項１記載のＩＣ制御装置。 - 【請求項４】 前記制御手段は、前記決定手段で決定さ
れた遅延量、前記フェイル検出手段から出力されるフェ
イル信号、及び前記検出手段から出力される検出信号が
入力され、これらの信号に基づいて前記複数の試験信号
の位相ズレ求めることを特徴とする請求項２記載のＩＣ
試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4433097A JPH10239397A (ja) | 1997-02-27 | 1997-02-27 | Ｉｃ試験装置 |
| US09/030,273 US6008663A (en) | 1997-02-27 | 1998-02-25 | Eliminating phase shift in an integrated circuit tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4433097A JPH10239397A (ja) | 1997-02-27 | 1997-02-27 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10239397A true JPH10239397A (ja) | 1998-09-11 |
Family
ID=12688509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4433097A Withdrawn JPH10239397A (ja) | 1997-02-27 | 1997-02-27 | Ｉｃ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6008663A (ja) |
| JP (1) | JPH10239397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100959628B1 (ko) * | 2008-04-16 | 2010-05-27 | 프롬써어티 주식회사 | 메모리 테스트 보드의 동기화 장치 |
| JP2017122718A (ja) * | 2015-12-09 | 2017-07-13 | 致茂電子股▲分▼有限公司Ｃｈｒｏｍａ Ａｔｅ Ｉｎｃ． | パルス発生装置及びパルス発生装置の較正方法 |
| CN109324938A (zh) * | 2018-10-08 | 2019-02-12 | 郑州云海信息技术有限公司 | 一种批量检测ram信息的方法 |
Families Citing this family (2)
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|---|---|---|---|---|
| JP3761481B2 (ja) * | 2002-03-26 | 2006-03-29 | 株式会社東芝 | 同期回路 |
| US8037371B1 (en) | 2007-05-14 | 2011-10-11 | National Semiconductor Corporation | Apparatus and method for testing high-speed serial transmitters and other devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH09318704A (ja) * | 1996-05-30 | 1997-12-12 | Ando Electric Co Ltd | Ｉｃ試験装置 |
-
1997
- 1997-02-27 JP JP4433097A patent/JPH10239397A/ja not_active Withdrawn
-
1998
- 1998-02-25 US US09/030,273 patent/US6008663A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6008663A (en) | 1999-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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