JP3088416B1 - 半導体装置のテスト方法 - Google Patents
半導体装置のテスト方法Info
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- JP3088416B1 JP3088416B1 JP11116007A JP11600799A JP3088416B1 JP 3088416 B1 JP3088416 B1 JP 3088416B1 JP 11116007 A JP11116007 A JP 11116007A JP 11600799 A JP11600799 A JP 11600799A JP 3088416 B1 JP3088416 B1 JP 3088416B1
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- output switching
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Abstract
【要約】
【課題】 入出力切替えタイミングが測定する集積回路
の入出力端子の入出力切替えタイミングに合うようにテ
ストパタンを修正する。 【解決手段】 シミュレーションを実行して（ステップ
１）集積回路の入出力の切替えタイミングを算出し、テ
ストプログラムとテストパタンとを作成する（ステップ
２，ステップ３）。工場ではまず始めに集積回路のスピ
ード特性を把握するために集積回路のスピード測定を行
い（ステップ４）、その結果を使ってテストパタン変換
係数を算出し（ステップ５）集積回路にあった入出力の
切替えタイミングにテストパタンの変換を行い（ステッ
プ６）、変更後のテストパタンを使用してテストを行い
（ステップ７）、良品，不良品の選別を行う（ステップ
８，９）。
の入出力端子の入出力切替えタイミングに合うようにテ
ストパタンを修正する。 【解決手段】 シミュレーションを実行して（ステップ
１）集積回路の入出力の切替えタイミングを算出し、テ
ストプログラムとテストパタンとを作成する（ステップ
２，ステップ３）。工場ではまず始めに集積回路のスピ
ード特性を把握するために集積回路のスピード測定を行
い（ステップ４）、その結果を使ってテストパタン変換
係数を算出し（ステップ５）集積回路にあった入出力の
切替えタイミングにテストパタンの変換を行い（ステッ
プ６）、変更後のテストパタンを使用してテストを行い
（ステップ７）、良品，不良品の選別を行う（ステップ
８，９）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のテス
ト方法に関し、特に、テストパターンを使用して良品と
不良品との区別を行う半導体装置のテスト方法に関す
る。
ト方法に関し、特に、テストパターンを使用して良品と
不良品との区別を行う半導体装置のテスト方法に関す
る。
【０００２】
【従来の技術】半導体テストパターンの従来技術では、
テストプログラムとテストパタンがｗｏｒｓｔ条件での
シミュレーション結果をもとに作成しているため実際の
集積回路の入出力端子の入出力切替えタイミングとテス
タの入出力切替えタイミングにずれが生じてしまい、テ
スト中に集積回路の入出力端子とテスタとの間でショー
ト，フローティング状態が長時間に渡り発生し、良品が
ＦＵＮＣＴＩＯＮテストでＮＧとなってしまう。
テストプログラムとテストパタンがｗｏｒｓｔ条件での
シミュレーション結果をもとに作成しているため実際の
集積回路の入出力端子の入出力切替えタイミングとテス
タの入出力切替えタイミングにずれが生じてしまい、テ
スト中に集積回路の入出力端子とテスタとの間でショー
ト，フローティング状態が長時間に渡り発生し、良品が
ＦＵＮＣＴＩＯＮテストでＮＧとなってしまう。
【０００３】図７は、上述した従来の半導体テストパタ
ーンにおけるインバータの遅延時間とテストパターンの
相関を示すグラフである。図７（ａ）のように、に示す
ように、集積回路の入出力端子の入力から出力への切替
えタイミングがテスタの切替えタイミングより速い場
合、集積回路の入出力端子とテスタとの間でショート状
態になり、逆に、図７（ｂ）に示すように、遅い場合は
フローティング状態となる。また、図７（ｃ）に示すよ
うに、集積回路の入出力端子の出力から入力への切替え
タイミングがテスタの切替えタイミングより速い場合、
集積回路の入出力端子とテスタとの間でフローティング
状態になり、図７（ｄ）に示すように、遅い場合はショ
ート状態になる。
ーンにおけるインバータの遅延時間とテストパターンの
相関を示すグラフである。図７（ａ）のように、に示す
ように、集積回路の入出力端子の入力から出力への切替
えタイミングがテスタの切替えタイミングより速い場
合、集積回路の入出力端子とテスタとの間でショート状
態になり、逆に、図７（ｂ）に示すように、遅い場合は
フローティング状態となる。また、図７（ｃ）に示すよ
うに、集積回路の入出力端子の出力から入力への切替え
タイミングがテスタの切替えタイミングより速い場合、
集積回路の入出力端子とテスタとの間でフローティング
状態になり、図７（ｄ）に示すように、遅い場合はショ
ート状態になる。
【０００４】上述した状態が起きる原因は、集積回路の
製造工程において製造ばらつきが生じるため、スピード
の違う集積回路ができてしまい、製造ばらつきが最も早
く動作する条件（以後ｂｅｓｔ条件とする）に振れた場
合、テストプログラムとテストパタンとがｗｏｒｓｔ条
件で作成されているため、実際の集積回路の入出力端子
の入出力切替えタイミングとテスタの入出力切替えタイ
ミングのずれが大きくなってしまうからである。
製造工程において製造ばらつきが生じるため、スピード
の違う集積回路ができてしまい、製造ばらつきが最も早
く動作する条件（以後ｂｅｓｔ条件とする）に振れた場
合、テストプログラムとテストパタンとがｗｏｒｓｔ条
件で作成されているため、実際の集積回路の入出力端子
の入出力切替えタイミングとテスタの入出力切替えタイ
ミングのずれが大きくなってしまうからである。
【０００５】次に、図８，図９を参照して、従来例にお
ける誤動作について説明する。図８は、集積回路が誤動
作する場合の構成を示す回路図であり、図９は、集積回
路が誤動作する場合のタイミングチャートである。図８
に示すように、入出力端子がフローティング状態になっ
ていると、図９に示すように、誤ったデータを集積回路
内でラッチしたり、入力部のバッファーに貫通電流が流
れ集積回路が不安定になりＦＵＮＣＴＩＯＮテストでＮ
Ｇとなってしまう。また、入出力端子がショート状態に
なっていると出力部のバッファーに大電流が流れ集積回
路を破壊する可能性もある。
ける誤動作について説明する。図８は、集積回路が誤動
作する場合の構成を示す回路図であり、図９は、集積回
路が誤動作する場合のタイミングチャートである。図８
に示すように、入出力端子がフローティング状態になっ
ていると、図９に示すように、誤ったデータを集積回路
内でラッチしたり、入力部のバッファーに貫通電流が流
れ集積回路が不安定になりＦＵＮＣＴＩＯＮテストでＮ
Ｇとなってしまう。また、入出力端子がショート状態に
なっていると出力部のバッファーに大電流が流れ集積回
路を破壊する可能性もある。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体装置のテスト方法では、製造ばらつきが、最も
早く動作する条件に振れた場合、テストプログラムとテ
ストパタンとが最も遅く動作する条件で作成されている
ため、実際の集積回路の入出力端子の入出力切替えタイ
ミングとテスタの入出力切替えタイミングのずれが大き
くなってしまうという問題があった。
の半導体装置のテスト方法では、製造ばらつきが、最も
早く動作する条件に振れた場合、テストプログラムとテ
ストパタンとが最も遅く動作する条件で作成されている
ため、実際の集積回路の入出力端子の入出力切替えタイ
ミングとテスタの入出力切替えタイミングのずれが大き
くなってしまうという問題があった。
【０００７】また、入出力端子がフローティング状態に
なっていると、誤ったデータを集積回路内でラッチした
り、入力部のバッファーに貫通電流が流れ集積回路が不
安定になりＦＵＮＣＴＩＯＮテストでＮＧとなってしま
うという問題があった。
なっていると、誤ったデータを集積回路内でラッチした
り、入力部のバッファーに貫通電流が流れ集積回路が不
安定になりＦＵＮＣＴＩＯＮテストでＮＧとなってしま
うという問題があった。
【０００８】さらに、入出力端子がショート状態になっ
ていると出力部のバッファーに大電流が流れ集積回路を
破壊する可能性もあるという問題があった。
ていると出力部のバッファーに大電流が流れ集積回路を
破壊する可能性もあるという問題があった。
【０００９】そこで、本発明の目的は、上記問題を解決
するために、入出力切替えタイミングが測定する集積回
路の入出力端子の入出力切替えタイミングに合うように
テストパタンを修正することにある。
するために、入出力切替えタイミングが測定する集積回
路の入出力端子の入出力切替えタイミングに合うように
テストパタンを修正することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置のテスト方法は、シミュレーシ
ョンを実行してテストプログラム，テストパタンを作成
して半導体装置のテストを行う半導体装置のテスト方法
において、半導体装置のスピード特性を把握するため
に、インバータにより半導体装置のスピード測定を行
い、スピード測定の結果と内部回路の遅延時間との相関
性とを利用してスピード測定の結果から内部回路で作ら
れている入出力切替えタイミングを求め、入出力切替え
タイミングが測定する半導体装置の入出力端子の入出力
切替えタイミングに合うようにテストパタンを修正して
テストを行うことを特徴とする。
に、本発明の半導体装置のテスト方法は、シミュレーシ
ョンを実行してテストプログラム，テストパタンを作成
して半導体装置のテストを行う半導体装置のテスト方法
において、半導体装置のスピード特性を把握するため
に、インバータにより半導体装置のスピード測定を行
い、スピード測定の結果と内部回路の遅延時間との相関
性とを利用してスピード測定の結果から内部回路で作ら
れている入出力切替えタイミングを求め、入出力切替え
タイミングが測定する半導体装置の入出力端子の入出力
切替えタイミングに合うようにテストパタンを修正して
テストを行うことを特徴とする。
【００１１】また、シミュレーションは、前記半導体装
置のスピードが、最も遅くなる条件，最も早くなる条
件，通常の条件のいずれかで行うのが好ましい。
置のスピードが、最も遅くなる条件，最も早くなる条
件，通常の条件のいずれかで行うのが好ましい。
【００１２】さらに、スピード測定は、奇数のインバー
タをリング状に接続したスピード測定用回路の周波数を
測定することにより行うのが好ましい。
タをリング状に接続したスピード測定用回路の周波数を
測定することにより行うのが好ましい。
【００１３】またさらに、入出力切替タイミングは、ス
ピード測定の結果と内部回路の遅延時間の相関性を利用
して求められた変換係数を算出することにより求めるの
が好ましい。
ピード測定の結果と内部回路の遅延時間の相関性を利用
して求められた変換係数を算出することにより求めるの
が好ましい。
【００１４】また、変換係数は、インバータの遅延時間
をスピード測定によるインバータの遅延時間で割って求
められるのが好ましい。
をスピード測定によるインバータの遅延時間で割って求
められるのが好ましい。
【００１５】さらに、入出力切替タイミングは、変換係
数をテストパタンの入出力端子の入出力切替えタイミン
グ値に乗ずることにより求められるのが好ましい。
数をテストパタンの入出力端子の入出力切替えタイミン
グ値に乗ずることにより求められるのが好ましい。
【００１６】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１７】集積回路のテストを行う場合、前処理とし
てシミュレーションを実行して（ステップ１）集積回路
の入出力の切替えタイミングを算出し、テストプログラ
ムとテストパタンとを作成する（ステップ２，ステップ
３）。工場ではまず始めに集積回路のスピード特性を把
握するために集積回路のスピード測定を行い（ステップ
４）、その結果を使ってテストパタン変換係数を算出し
（ステップ５）集積回路にあった入出力の切替えタイミ
ングにテストパタンの変換を行い（ステップ６）、変更
後のテストパタンを使用してテストを行い（ステップ
７）、良品，不良品の選別を行う（ステップ８，９）。
てシミュレーションを実行して（ステップ１）集積回路
の入出力の切替えタイミングを算出し、テストプログラ
ムとテストパタンとを作成する（ステップ２，ステップ
３）。工場ではまず始めに集積回路のスピード特性を把
握するために集積回路のスピード測定を行い（ステップ
４）、その結果を使ってテストパタン変換係数を算出し
（ステップ５）集積回路にあった入出力の切替えタイミ
ングにテストパタンの変換を行い（ステップ６）、変更
後のテストパタンを使用してテストを行い（ステップ
７）、良品，不良品の選別を行う（ステップ８，９）。
【００１８】
【実施例】次に、図面を参照して、本発明の実施例につ
いて詳細に説明する。
いて詳細に説明する。
【００１９】まず、図１〜図４を参照して、本発明の第
１の実施例について詳細に説明する。図１は、本発明の
実施例の工程を示すフローチャートである。図１（ａ）
は、前処理工程を示し、図１（ｂ）は、工場内での工程
を示すフローである。また、図２は、インバータをリン
グ状に接続した集積回路のスピード測定用回路を示す回
路図である。さらに、図３は、スピード測定結果からイ
ンバータの遅延時間を算出するために使用するグラフで
ある。また、図４は、インバータの遅延時間と入出力の
切替タイミングを示す相関図である。
１の実施例について詳細に説明する。図１は、本発明の
実施例の工程を示すフローチャートである。図１（ａ）
は、前処理工程を示し、図１（ｂ）は、工場内での工程
を示すフローである。また、図２は、インバータをリン
グ状に接続した集積回路のスピード測定用回路を示す回
路図である。さらに、図３は、スピード測定結果からイ
ンバータの遅延時間を算出するために使用するグラフで
ある。また、図４は、インバータの遅延時間と入出力の
切替タイミングを示す相関図である。
【００２０】まず、図１（ａ）の前処理工程について説
明すると、ステップ１で集積回路がｗｏｒｓｔ条件（最
もスピードが遅くなる条件）でのシミュレーションを実
行して集積回路の入出力の切替えタイミングを算出す
る。次に、ステップ２でテストプログラムを作成する。
次に、ステップ３でステップ１で求めた集積回路の入出
力の切替えタイミングに合わせてテストパタンを作成す
る。
明すると、ステップ１で集積回路がｗｏｒｓｔ条件（最
もスピードが遅くなる条件）でのシミュレーションを実
行して集積回路の入出力の切替えタイミングを算出す
る。次に、ステップ２でテストプログラムを作成する。
次に、ステップ３でステップ１で求めた集積回路の入出
力の切替えタイミングに合わせてテストパタンを作成す
る。
【００２１】次に、図１（ｂ）の工場内での工程につい
て説明すると、ステップ４で集積回路のスピード特性を
把握するために、図２に示す様な奇数のインバータをリ
ング状に接続した集積回路のスピード測定用回路の周波
数を測定する。次に、 ステップ５でスピード測定結果
と内部回路の遅延時間の相関性を利用してスピード測定
結果から内部回路で作られている入出力切替えタイミン
グを求めるための変換係数Ｋを算出する。例えば、集積
回路内に配置されているスピード測定用回路の測定結果
がａＨｚの場合、図３に示すように、事前に求めておい
たスピード測定結果からインバータの遅延時間ＴＰＤａ
を求める。ＴＰＤａは、ＴＰＤｗｏｒｓｔ〜ＴＰＤｂｅ
ｓｔの間の製造管理範囲内にある。次に、図４に示すよ
うに、インバータの遅延時間のバラツキと内部回路で作
られている入出力切替えタイミングのバラツキは比例す
るため、インバータの遅延時間ＴＰＤａを求めることで
入出力切替えタイミングＩＯ＿ＴＰＤａを求めることが
できる。したがって、インバータの遅延時間より求めた
変換係数Ｋ＝ＴＰＤａ／ＴＰＤｗｏｒｓｔを入出力切替
えタイミングの変換係数Ｋとすることができる。次に、
ステップ６で、ｗｏｒｓｔ条件でのシミュレーション結
果をもとに作成されたテストパタンの入出力端子の入出
力切替えタイミング値を入出力切替えタイミング値＊Ｋ
に変更することにより、実際の集積回路の入出力切替え
タイミングとテスタの入出力切替えタイミングのずれを
最小限にする（テストパタン修正）。次に、ステップ７
で入出力切替えタイミングが測定する集積回路の入出力
端子の入出力切替えタイミングに合うように修正された
テストパタンを使ってテストを行い、その結果がＮＧの
場合ステップ８で不良品となり、ＯＫの場合ステップ９
で良品となる。このようにして、本発明の半導体装置の
テスト方法を行うことで安定したテストを行うことがで
きる。
て説明すると、ステップ４で集積回路のスピード特性を
把握するために、図２に示す様な奇数のインバータをリ
ング状に接続した集積回路のスピード測定用回路の周波
数を測定する。次に、 ステップ５でスピード測定結果
と内部回路の遅延時間の相関性を利用してスピード測定
結果から内部回路で作られている入出力切替えタイミン
グを求めるための変換係数Ｋを算出する。例えば、集積
回路内に配置されているスピード測定用回路の測定結果
がａＨｚの場合、図３に示すように、事前に求めておい
たスピード測定結果からインバータの遅延時間ＴＰＤａ
を求める。ＴＰＤａは、ＴＰＤｗｏｒｓｔ〜ＴＰＤｂｅ
ｓｔの間の製造管理範囲内にある。次に、図４に示すよ
うに、インバータの遅延時間のバラツキと内部回路で作
られている入出力切替えタイミングのバラツキは比例す
るため、インバータの遅延時間ＴＰＤａを求めることで
入出力切替えタイミングＩＯ＿ＴＰＤａを求めることが
できる。したがって、インバータの遅延時間より求めた
変換係数Ｋ＝ＴＰＤａ／ＴＰＤｗｏｒｓｔを入出力切替
えタイミングの変換係数Ｋとすることができる。次に、
ステップ６で、ｗｏｒｓｔ条件でのシミュレーション結
果をもとに作成されたテストパタンの入出力端子の入出
力切替えタイミング値を入出力切替えタイミング値＊Ｋ
に変更することにより、実際の集積回路の入出力切替え
タイミングとテスタの入出力切替えタイミングのずれを
最小限にする（テストパタン修正）。次に、ステップ７
で入出力切替えタイミングが測定する集積回路の入出力
端子の入出力切替えタイミングに合うように修正された
テストパタンを使ってテストを行い、その結果がＮＧの
場合ステップ８で不良品となり、ＯＫの場合ステップ９
で良品となる。このようにして、本発明の半導体装置の
テスト方法を行うことで安定したテストを行うことがで
きる。
【００２２】次に、図面を参照して、本発明の他の実施
例について説明する。
例について説明する。
【００２３】図５は、本発明の第２の実施例を示すフロ
ーチャートである。この説明では、図１に示した本発明
の第１の実施例と違う部分についてのみ説明する。本実
施例では、ステップ３’で製造ばらつきによって集積回
路のスピードがばらつく範囲を均等にカバーできるよう
な入出力の切替えタイミングを持ったテストパタンを２
個以上作成する（テストパタン２〜Ｎ作成）。例えば、
製造管理範囲内で一番スピードが速い条件に合わせて入
出力の切替えタイミングを設定したテストパタンをテス
トパタン１とし、製造管理範囲内で一番スピードが遅い
条件に合わせて入出力の切替えタイミングを設定したテ
ストパタンをテストパタンＮとし、その間を等間隔にＮ
−１等分して速い順に２〜Ｎ−１まで割り振り、それぞ
れの入出力の切替えタイミングに合ったテストパタンを
用意する。次に、ステップ４で集積回路のスピード測定
によって得られた集積回路の特性に合わせて、ステップ
５’で入出力切替えタイミングが測定する集積回路の入
出力端子の入出力切替えタイミングに最も近いテストパ
タンを選択する。例えば、図６に示すように、集積回路
内に配置されているスピード測定用回路の測定結果がＡ
Ｈｚの場合スピード測定結果とテストパタンの相関より
テストパタンＫが選択され、実際の集積回路の入出力端
子の入出力切替えタイミングとテスタの入出力切替えタ
イミングのずれを最小限に短くできる。
ーチャートである。この説明では、図１に示した本発明
の第１の実施例と違う部分についてのみ説明する。本実
施例では、ステップ３’で製造ばらつきによって集積回
路のスピードがばらつく範囲を均等にカバーできるよう
な入出力の切替えタイミングを持ったテストパタンを２
個以上作成する（テストパタン２〜Ｎ作成）。例えば、
製造管理範囲内で一番スピードが速い条件に合わせて入
出力の切替えタイミングを設定したテストパタンをテス
トパタン１とし、製造管理範囲内で一番スピードが遅い
条件に合わせて入出力の切替えタイミングを設定したテ
ストパタンをテストパタンＮとし、その間を等間隔にＮ
−１等分して速い順に２〜Ｎ−１まで割り振り、それぞ
れの入出力の切替えタイミングに合ったテストパタンを
用意する。次に、ステップ４で集積回路のスピード測定
によって得られた集積回路の特性に合わせて、ステップ
５’で入出力切替えタイミングが測定する集積回路の入
出力端子の入出力切替えタイミングに最も近いテストパ
タンを選択する。例えば、図６に示すように、集積回路
内に配置されているスピード測定用回路の測定結果がＡ
Ｈｚの場合スピード測定結果とテストパタンの相関より
テストパタンＫが選択され、実際の集積回路の入出力端
子の入出力切替えタイミングとテスタの入出力切替えタ
イミングのずれを最小限に短くできる。
【００２４】
【発明の効果】実際の集積回路の入出力端子の入出力切
替えタイミングとテスタの入出力切替えタイミングのず
れを最小限に短くできるため、テスト中に集積回路の入
出力端子とテスタとの間でショート，フローティング状
態になる期間を短くでき、安定して集積回路のテストが
行えるという効果を奏する。
替えタイミングとテスタの入出力切替えタイミングのず
れを最小限に短くできるため、テスト中に集積回路の入
出力端子とテスタとの間でショート，フローティング状
態になる期間を短くでき、安定して集積回路のテストが
行えるという効果を奏する。
【００２５】また、入出力端子の入出力切替えタイミン
グがｗｏｒｓｔ条件で３０ｎｓかかる端子の場合、ｂｅ
ｓｔ条件では１２ｎｓになるため実際の集積回路の入出
力端子の入出力切替えタイミングとテスタの入出力切替
えタイミングのずれは１８ｎｓになる。それに対して本
発明では数ｎｓに低減できる。
グがｗｏｒｓｔ条件で３０ｎｓかかる端子の場合、ｂｅ
ｓｔ条件では１２ｎｓになるため実際の集積回路の入出
力端子の入出力切替えタイミングとテスタの入出力切替
えタイミングのずれは１８ｎｓになる。それに対して本
発明では数ｎｓに低減できる。
【図１】本発明の実施例の工程を示すフローチャートで
ある。図１（ａ）は、前処理工程を示し、図１（ｂ）
は、工場内での工程を示すフローである。
ある。図１（ａ）は、前処理工程を示し、図１（ｂ）
は、工場内での工程を示すフローである。
【図２】インバータをリング状に接続した集積回路のス
ピード測定用回路を示す回路図である。
ピード測定用回路を示す回路図である。
【図３】スピード測定結果からインバータの遅延時間を
算出するために使用するグラフである。
算出するために使用するグラフである。
【図４】インバータの遅延時間と入出力の切替タイミン
グを示す相関図である。
グを示す相関図である。
【図５】本発明の第２の実施例を示すフローチャートで
ある。図５（ａ）は、前処理工程を示し、図５（ｂ）
は、工場内での工程を示すフローである。
ある。図５（ａ）は、前処理工程を示し、図５（ｂ）
は、工場内での工程を示すフローである。
【図６】インバータの遅延時間とテストパターンの相関
図である。
図である。
【図７】集積回路とテスタの入出力切替タイミングの相
関を示すタイミングチャートである。（ａ）は集積回路
の入力が速い場合、（ｂ）は入力が遅い場合、（ｃ）は
出力が速い場合、（ｄ）は出力が遅い場合を示す。
関を示すタイミングチャートである。（ａ）は集積回路
の入力が速い場合、（ｂ）は入力が遅い場合、（ｃ）は
出力が速い場合、（ｄ）は出力が遅い場合を示す。
【図８】集積回路が誤動作する場合の構成を示す回路図
である。
である。
【図９】集積回路が誤動作する場合のタイミングチャー
トである。
トである。
１ シュミレーション実行 ２ テストプログラム作成 ３ テストパタン作成 ３’ テストパタン２〜Ｎ作成 ４ スピード測定 ５ 変換係数算出 ６ テストパタン修正 ６’ テストパタン選択 ７ テスト ８ 不良品 ９ 良品
フロントページの続き (56)参考文献 特開2000−113008（ＪＰ，Ａ) 特開 平11−73340（ＪＰ，Ａ) 特開 平10−115669（ＪＰ，Ａ) 特開 平８−298000（ＪＰ，Ａ) 特開 平９−105769（ＪＰ，Ａ) 特開 平５−126909（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 11/22 310 G06F 17/50
Claims (6)
- 【請求項１】シミュレーションを実行してテストプログ
ラム，テストパタンを作成して半導体装置のテストを行
う半導体装置のテスト方法において、 前記半導体装置のスピード特性を把握するために、イン
バータにより前記半導体装置のスピード測定を行い、前
記スピード測定の結果と内部回路の遅延時間との相関性
とを利用して前記スピード測定の結果から前記内部回路
で作られている入出力切替えタイミングを求め、前記入
出力切替えタイミングが測定する半導体装置の入出力端
子の入出力切替えタイミングに合うようにテストパタン
を修正してテストを行うことを特徴とする半導体装置の
テスト方法。 - 【請求項２】前記シミュレーションは、前記半導体装置
のスピードが、最も遅くなる条件，最も早くなる条件，
通常の条件のいずれかで行うことを特徴とする、請求項
１に記載の半導体装置のテスト方法。 - 【請求項３】前記スピード測定は、奇数のインバータを
リング状に接続したスピード測定用回路の周波数を測定
することにより行うことを特徴とする、請求項１または
２に記載の半導体装置のテスト方法。 - 【請求項４】前記入出力切替タイミングは、前記スピー
ド測定の結果と内部回路の遅延時間の相関性を利用して
求められた変換係数を算出することにより求めることを
特徴とする、請求項１〜３のいずれかに記載の半導体装
置のテスト方法。 - 【請求項５】前記変換係数は、前記インバータの遅延時
間を前記スピード測定によるインバータの遅延時間で割
って求められたことを特徴とする、請求項４に記載の半
導体装置のテスト方法。 - 【請求項６】前記入出力切替タイミングは、前記変換係
数を前記テストパタンの入出力端子の入出力切替えタイ
ミング値に乗ずることにより求められたことを特徴とす
る、請求項５に記載の半導体装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116007A JP3088416B1 (ja) | 1999-04-23 | 1999-04-23 | 半導体装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP11116007A JP3088416B1 (ja) | 1999-04-23 | 1999-04-23 | 半導体装置のテスト方法 |
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| JP2000304822A JP2000304822A (ja) | 2000-11-02 |
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ID=14676533
Family Applications (1)
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1999
- 1999-04-23 JP JP11116007A patent/JP3088416B1/ja not_active Expired - Fee Related
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