JPH06324118A - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
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- JPH06324118A JPH06324118A JP5109031A JP10903193A JPH06324118A JP H06324118 A JPH06324118 A JP H06324118A JP 5109031 A JP5109031 A JP 5109031A JP 10903193 A JP10903193 A JP 10903193A JP H06324118 A JPH06324118 A JP H06324118A
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Abstract
(57)【要約】
【目的】 被試験回路のAC特性試験を短時間で行うこ
とがでいる半導体集積回路の試験装置を提供する。 【構成】 被試験回路の出力信号の値が「0」から
「1」(しきい値VOHの値)になる立上り遅延時間を
求める場合、ストローブ信号STBの出力タイミング
は、時刻tm1からの最小遅延時間tsから各レートT
AC毎に単位時間Δtずつ遅らせ、また最大遅延時間t
eから各レートTAC毎に単位時間Δtずつ早くさせ
る。したがって、各レートTAC毎にストローブ信号S
TBを2回出力させ、そのタイミングにおいて出力信号
CHの値と期待値信号EVの値とが一致するか否かを判
定し、その判定結果を表す不一致信号FAILを出力す
る。
とがでいる半導体集積回路の試験装置を提供する。 【構成】 被試験回路の出力信号の値が「0」から
「1」(しきい値VOHの値)になる立上り遅延時間を
求める場合、ストローブ信号STBの出力タイミング
は、時刻tm1からの最小遅延時間tsから各レートT
AC毎に単位時間Δtずつ遅らせ、また最大遅延時間t
eから各レートTAC毎に単位時間Δtずつ早くさせ
る。したがって、各レートTAC毎にストローブ信号S
TBを2回出力させ、そのタイミングにおいて出力信号
CHの値と期待値信号EVの値とが一致するか否かを判
定し、その判定結果を表す不一致信号FAILを出力す
る。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路のAC
特性試験を含む試験を行う半導体集積回路の試験装置に
関する。
特性試験を含む試験を行う半導体集積回路の試験装置に
関する。
【0002】
【従来の技術】半導体集積回路の開発段階あるいは量産
時などに、半導体集積回路のAC(交流)特性試験など
を含む各種の試験が行われる。このAC特性試験は、半
導体集積回路の入力端子と出力端子との間での信号伝搬
遅延時間(以下「遅延時間」という)、出力波形の立上
り時間および立下り時間などの測定を行う。
時などに、半導体集積回路のAC(交流)特性試験など
を含む各種の試験が行われる。このAC特性試験は、半
導体集積回路の入力端子と出力端子との間での信号伝搬
遅延時間(以下「遅延時間」という)、出力波形の立上
り時間および立下り時間などの測定を行う。
【0003】図1は、本発明の前提となる半導体集積回
路の試験装置の電気的構成を示すブロック図である。こ
の半導体集積回路の試験装置は、半導体集積回路のAC
特性試験を含む試験を行う。パターン発生器50からの
試験開始信号によって、タイミング発生器51からタイ
ミング信号がパターン発生回路50、波形フォーマット
回路52および比較回路57へ出力される。波形フォー
マット回路52は、パターン発生器50からの試験パタ
ーン信号をタイミング信号により波形整形し、試験信号
として駆動回路53に出力する。駆動回路53に入力さ
れた試験信号は、レベルが調整され、試験される半導体
集積回路(以下「被試験回路」と称する)55へ出力さ
れる。次に比較器57は、被試験回路55からの出力信
号と対応するパターン発生器50からのパターン信号に
含まれる期待値とを比較し、それらの値が一致すれば一
致信号を出力し、一致しなければ不一致信号を出力す
る。
路の試験装置の電気的構成を示すブロック図である。こ
の半導体集積回路の試験装置は、半導体集積回路のAC
特性試験を含む試験を行う。パターン発生器50からの
試験開始信号によって、タイミング発生器51からタイ
ミング信号がパターン発生回路50、波形フォーマット
回路52および比較回路57へ出力される。波形フォー
マット回路52は、パターン発生器50からの試験パタ
ーン信号をタイミング信号により波形整形し、試験信号
として駆動回路53に出力する。駆動回路53に入力さ
れた試験信号は、レベルが調整され、試験される半導体
集積回路(以下「被試験回路」と称する)55へ出力さ
れる。次に比較器57は、被試験回路55からの出力信
号と対応するパターン発生器50からのパターン信号に
含まれる期待値とを比較し、それらの値が一致すれば一
致信号を出力し、一致しなければ不一致信号を出力す
る。
【0004】この半導体集積回路の試験装置において、
AC特性のうち被試験回路55の遅延時間を測定する場
合、たとえばタイミング発生器51から試験信号が被試
験回路55へ入力される時刻から一定の時間間隔でタイ
ミング信号を発生させ、そのタイミングに同期して、比
較器57における期待値データと出力データとが一致す
る時刻を測定する。したがって、その時刻から被試験回
路55の出力信号の遅延時間を測定することができる。
AC特性のうち被試験回路55の遅延時間を測定する場
合、たとえばタイミング発生器51から試験信号が被試
験回路55へ入力される時刻から一定の時間間隔でタイ
ミング信号を発生させ、そのタイミングに同期して、比
較器57における期待値データと出力データとが一致す
る時刻を測定する。したがって、その時刻から被試験回
路55の出力信号の遅延時間を測定することができる。
【0005】図2は、図1で示される比較回路57のよ
り詳細な電気的構成を示すブロック図である。比較回路
57は、被試験回路55からの複数のn個の出力CH1
〜CHnを同時に比較判定を行うため、記憶回路61、
比較判定回路62、コンパレータ63に入出力する各信
号はn個ずつある。以下の説明では、比較回路57のn
個の各入出力信号を総称するときは添字1〜nを省略し
て示す。たとえば期待値信号EV1〜EVnは、総称す
るときは期待値信号EVとする。
り詳細な電気的構成を示すブロック図である。比較回路
57は、被試験回路55からの複数のn個の出力CH1
〜CHnを同時に比較判定を行うため、記憶回路61、
比較判定回路62、コンパレータ63に入出力する各信
号はn個ずつある。以下の説明では、比較回路57のn
個の各入出力信号を総称するときは添字1〜nを省略し
て示す。たとえば期待値信号EV1〜EVnは、総称す
るときは期待値信号EVとする。
【0006】パターン発生回路50は、記憶回路61に
アドレス信号ADRを出力して、記憶回路61に格納さ
れている被試験回路55の期待値信号EVの値、および
マスク信号MASKの値を指定する。マスク信号MAS
Kは、被試験回路55の出力値と期待値信号EVの値と
を比較判定するか否かを制御するための信号である。タ
イミング発生回路51は、パターン発生回路50からの
試験開始信号STARTによって、ストローブ信号ST
Bを一定時間毎に発生させ、比較判定回路62へ出力す
る。
アドレス信号ADRを出力して、記憶回路61に格納さ
れている被試験回路55の期待値信号EVの値、および
マスク信号MASKの値を指定する。マスク信号MAS
Kは、被試験回路55の出力値と期待値信号EVの値と
を比較判定するか否かを制御するための信号である。タ
イミング発生回路51は、パターン発生回路50からの
試験開始信号STARTによって、ストローブ信号ST
Bを一定時間毎に発生させ、比較判定回路62へ出力す
る。
【0007】被試験回路55からの出力信号CHの値
は、コンパレータ63によって、ハイレベルであるかロ
ーレベルであるかの判定が行われる。コンパレータ63
aでは、ハイレベルのしきい値VOHと出力信号CHの
値との比較が行われ、出力信号CHの値がしきい値VO
H以上であれば、ハイレベルと判定され、出力信号CM
PHが出力される。また、コンパレータ63bでは、ロ
ーレベルのしきい値VOLと出力信号CHの値との比較
が行われ、出力信号の値がしきい値VOL以下であれ
ば、ローレベルと判定され出力信号CMPLが出力され
る。
は、コンパレータ63によって、ハイレベルであるかロ
ーレベルであるかの判定が行われる。コンパレータ63
aでは、ハイレベルのしきい値VOHと出力信号CHの
値との比較が行われ、出力信号CHの値がしきい値VO
H以上であれば、ハイレベルと判定され、出力信号CM
PHが出力される。また、コンパレータ63bでは、ロ
ーレベルのしきい値VOLと出力信号CHの値との比較
が行われ、出力信号の値がしきい値VOL以下であれ
ば、ローレベルと判定され出力信号CMPLが出力され
る。
【0008】比較判定回路62は、ストローブ信号ST
Bに同期して記憶回路61からの期待値信号EVの値と
コンパレータ63からの出力信号CMP(信号CMPH
および信号CMPLの総称)の値との比較を行い、それ
らの値が一致しなければ、不一致信号FAILの値を
「1」としてパターン発生回路50へ出力する。したが
って、不一致信号FAILの値が「1」から「0」(ま
たは「0」から「1」)に変化するときのストローブ信
号STBの出力時刻を測定することによって、被試験回
路の出力信号における入力信号に対する遅延時間が算出
され、AC特性を測定することができる。
Bに同期して記憶回路61からの期待値信号EVの値と
コンパレータ63からの出力信号CMP(信号CMPH
および信号CMPLの総称)の値との比較を行い、それ
らの値が一致しなければ、不一致信号FAILの値を
「1」としてパターン発生回路50へ出力する。したが
って、不一致信号FAILの値が「1」から「0」(ま
たは「0」から「1」)に変化するときのストローブ信
号STBの出力時刻を測定することによって、被試験回
路の出力信号における入力信号に対する遅延時間が算出
され、AC特性を測定することができる。
【0009】図6は、図2で示される従来の比較判定回
路62の電気回路図である。期待値信号EVは、選択回
路1の入力端子Sに入力され、期待値信号EVと比較す
る出力信号CMPが選択される。期待値信号EVの値が
「1」のとき、コンパレータからの出力信号CMPHが
選択され、選択回路1の出力端子Yから出力され、期待
値信号EVの値が「0」のとき、コンパレータからの出
力信号CMPLが選択され、選択回路1の出力端子Yか
ら出力される。
路62の電気回路図である。期待値信号EVは、選択回
路1の入力端子Sに入力され、期待値信号EVと比較す
る出力信号CMPが選択される。期待値信号EVの値が
「1」のとき、コンパレータからの出力信号CMPHが
選択され、選択回路1の出力端子Yから出力され、期待
値信号EVの値が「0」のとき、コンパレータからの出
力信号CMPLが選択され、選択回路1の出力端子Yか
ら出力される。
【0010】EX.ORゲート2は、期待値信号EVの
値とその期待値信号の値と比較を行う出力信号CMPと
の不一致を検出する。すなわち、期待値信号EVの値が
「1」かつ出力信号CMPHの値が「0」のとき、およ
び期待値信号EVの値が「0」かつ出力信号CMPLの
値が「1」のとき、EX.ORゲート2の出力端子の値
は「1」となる。ANDゲート3には、EX.ORゲー
ト2からの出力とマスク信号反転MASKとが与えら
れ、マスク信号反転MASKの値が「1」のときのみ、
EX.ORゲート2の出力は、ANDゲート3を介し
て、Dフリップフロップ4の入力端子Dに与えられる。
Dフリップフロップ4は、入力端子Dに入力されたAN
Dゲート3からの出力を、入力端子CPに入力されたス
トローブ信号STBに同期してラッチする。すなわち、
期待値信号EVの値と被試験回路の出力信号CMPの値
との比較判定した結果を、ストローブ信号STBに同期
してラッチする。ストローブ信号STBが入力端子CP
に入力されたとき、期待値信号EVの値と被試験回路の
出力値とが不一致の場合、出力端子Qから出力される不
一致信号FAILの値が「1」になり、一致した場合は
不一致信号FAILの値は「0」になる。その不一致信
号FAILの値は、リセット信号RESETが入力され
るまで保持される。また、Dフリップフロップ4の入力
端子Rにリセット信号RESETが入力されると、不一
致信号FAILの値は「0」にリセットされる。
値とその期待値信号の値と比較を行う出力信号CMPと
の不一致を検出する。すなわち、期待値信号EVの値が
「1」かつ出力信号CMPHの値が「0」のとき、およ
び期待値信号EVの値が「0」かつ出力信号CMPLの
値が「1」のとき、EX.ORゲート2の出力端子の値
は「1」となる。ANDゲート3には、EX.ORゲー
ト2からの出力とマスク信号反転MASKとが与えら
れ、マスク信号反転MASKの値が「1」のときのみ、
EX.ORゲート2の出力は、ANDゲート3を介し
て、Dフリップフロップ4の入力端子Dに与えられる。
Dフリップフロップ4は、入力端子Dに入力されたAN
Dゲート3からの出力を、入力端子CPに入力されたス
トローブ信号STBに同期してラッチする。すなわち、
期待値信号EVの値と被試験回路の出力信号CMPの値
との比較判定した結果を、ストローブ信号STBに同期
してラッチする。ストローブ信号STBが入力端子CP
に入力されたとき、期待値信号EVの値と被試験回路の
出力値とが不一致の場合、出力端子Qから出力される不
一致信号FAILの値が「1」になり、一致した場合は
不一致信号FAILの値は「0」になる。その不一致信
号FAILの値は、リセット信号RESETが入力され
るまで保持される。また、Dフリップフロップ4の入力
端子Rにリセット信号RESETが入力されると、不一
致信号FAILの値は「0」にリセットされる。
【0011】図7は、前述の半導体集積回路の試験装置
を用いて、被試験回路55のAC特性を測定した結果を
表すグラフである。このグラフは、シュムープロットと
呼ばれ、縦軸に電源電圧、横軸に被試験回路55の出力
の遅延時間を割付けている。たとえば、電源電圧6.0
VにおけるAC特性のシュムープロットを作成する場
合、まず、被試験回路55の電源電圧を6.0Vに設定
し、AC特性を測定するストローブ信号STB(前述の
期待値と被試験回路55の出力信号値とを比較する同期
信号)の発生タイミングを20nsから2ns時間毎に
100nsまで変化させる。ストローブ信号STBの発
生タイミングに同期して、期待値と出力信号値とを比較
した結果、それらの値が一致するか否かを表す前述の不
一致信号FAILに対応して、不一致の場合は“.”を
印字し、一致する場合は“*”を印字する。同様にし
て、5.8Vから4.0Vまで0.2Vずつ電源電圧を
変更しながら試験を繰返し、図7で示されるシュムープ
ロットを作成することができる。これによって、被試験
回路55の各電源電圧に対応する遅延時間の特性、すな
わちAC特性を測定することができる。
を用いて、被試験回路55のAC特性を測定した結果を
表すグラフである。このグラフは、シュムープロットと
呼ばれ、縦軸に電源電圧、横軸に被試験回路55の出力
の遅延時間を割付けている。たとえば、電源電圧6.0
VにおけるAC特性のシュムープロットを作成する場
合、まず、被試験回路55の電源電圧を6.0Vに設定
し、AC特性を測定するストローブ信号STB(前述の
期待値と被試験回路55の出力信号値とを比較する同期
信号)の発生タイミングを20nsから2ns時間毎に
100nsまで変化させる。ストローブ信号STBの発
生タイミングに同期して、期待値と出力信号値とを比較
した結果、それらの値が一致するか否かを表す前述の不
一致信号FAILに対応して、不一致の場合は“.”を
印字し、一致する場合は“*”を印字する。同様にし
て、5.8Vから4.0Vまで0.2Vずつ電源電圧を
変更しながら試験を繰返し、図7で示されるシュムープ
ロットを作成することができる。これによって、被試験
回路55の各電源電圧に対応する遅延時間の特性、すな
わちAC特性を測定することができる。
【0012】
【発明が解決しようとする課題】前述のように、従来の
半導体集積回路の試験装置では、被試験回路のAC特性
を測定し、シュムープロットなどを作成して評価を行っ
ている。たとえば、図7に示されるようなシュムープロ
ットを作成する場合、各電源電圧毎に41回ずつ、スト
ローブ信号STBに同期して期待値と出力値とを比較す
る試験(以下「試験サイクル」と略称する)を繰返して
いる。また、測定する電源電圧(4.0V〜6.0V)
のパラメータの数が全部で11あり、したがってシュム
ープロットを作成するために41×11=451回前述
の試験サイクルを繰返す必要がある。
半導体集積回路の試験装置では、被試験回路のAC特性
を測定し、シュムープロットなどを作成して評価を行っ
ている。たとえば、図7に示されるようなシュムープロ
ットを作成する場合、各電源電圧毎に41回ずつ、スト
ローブ信号STBに同期して期待値と出力値とを比較す
る試験(以下「試験サイクル」と略称する)を繰返して
いる。また、測定する電源電圧(4.0V〜6.0V)
のパラメータの数が全部で11あり、したがってシュム
ープロットを作成するために41×11=451回前述
の試験サイクルを繰返す必要がある。
【0013】従来このようなシュムープロットを作成す
る場合には、一般に試験用のストローブ信号を出力する
ための専用のプログラムを開発したり、半導体集積回路
の試験装置のユーティリティプログラムを利用して行
う。また、ソフトウェアの負担を軽減する目的で、ハー
ドウェアのみで自動的にストローブ信号の出力タイミン
グを可変する試験装置もある。しかし、試験用のストロ
ーブ信号をハードウェア/ソフトウェア、いずれで出力
するようにしても、前述の試験サイクルの回数は同じで
ある。
る場合には、一般に試験用のストローブ信号を出力する
ための専用のプログラムを開発したり、半導体集積回路
の試験装置のユーティリティプログラムを利用して行
う。また、ソフトウェアの負担を軽減する目的で、ハー
ドウェアのみで自動的にストローブ信号の出力タイミン
グを可変する試験装置もある。しかし、試験用のストロ
ーブ信号をハードウェア/ソフトウェア、いずれで出力
するようにしても、前述の試験サイクルの回数は同じで
ある。
【0014】さらに、実際のAC特性の評価は、被試験
回路の複数のピン数かつ複数の項目について行われるの
で、AC特性の評価に多大な時間を要する。
回路の複数のピン数かつ複数の項目について行われるの
で、AC特性の評価に多大な時間を要する。
【0015】本発明の目的は、被試験回路のAC特性試
験を短時間で行うことができる半導体集積回路の試験装
置を提供することである。
験を短時間で行うことができる半導体集積回路の試験装
置を提供することである。
【0016】
【課題を解決するための手段】本発明は、半導体集積回
路の入力端子に入力信号を与え、前記半導体集積回路の
出力端子からの出力信号を検出し、前記入力信号に対す
る出力信号の遅延時間を測定してAC特性を求めるAC
特性試験を行う半導体集積回路の試験装置において、前
記半導体集積回路の入力端子に、予め定める入力信号を
予め定める試験サイクル毎に与える波形発生手段と、前
記半導体集積回路の出力端子からの出力信号と予め定め
る期待値とを前記試験サイクル毎に、予め定めるタイミ
ングで比較する比較手段と、最初の試験サイクルでは試
験サイクル毎の前記AC特性の測定開始時から予め定め
る最小遅延時間経過後の時刻に、それ以後の試験サイク
ルでは予め定める単位時間ずつ遅い時刻に、前記予め定
めるタイミングを規定する第1ストローブ信号を前記比
較手段に与える第1ストローブ発生手段と、最初の試験
サイクルでは試験サイクル毎の前記AC特性の測定開始
時から予め定める最大遅延時間経過後の時刻に、それ以
後の試験サイクルでは予め定める単位時間ずつ早い時刻
に、前記予め定めるタイミングを規定する第2ストロー
ブ信号を前記比較手段に与える第2ストローブ発生手段
と、前記試験サイクル毎に、前記入力信号、前記期待
値、前記最大遅延時間、前記最小遅延時間および前記単
位時間を規定するパターン信号を、波形発生手段、比較
手段、第1ストローブ発生手段、第2ストローブ発生手
段に与えるパターン信号発生手段とを含むことを特徴と
する半導体集積回路の試験装置である。
路の入力端子に入力信号を与え、前記半導体集積回路の
出力端子からの出力信号を検出し、前記入力信号に対す
る出力信号の遅延時間を測定してAC特性を求めるAC
特性試験を行う半導体集積回路の試験装置において、前
記半導体集積回路の入力端子に、予め定める入力信号を
予め定める試験サイクル毎に与える波形発生手段と、前
記半導体集積回路の出力端子からの出力信号と予め定め
る期待値とを前記試験サイクル毎に、予め定めるタイミ
ングで比較する比較手段と、最初の試験サイクルでは試
験サイクル毎の前記AC特性の測定開始時から予め定め
る最小遅延時間経過後の時刻に、それ以後の試験サイク
ルでは予め定める単位時間ずつ遅い時刻に、前記予め定
めるタイミングを規定する第1ストローブ信号を前記比
較手段に与える第1ストローブ発生手段と、最初の試験
サイクルでは試験サイクル毎の前記AC特性の測定開始
時から予め定める最大遅延時間経過後の時刻に、それ以
後の試験サイクルでは予め定める単位時間ずつ早い時刻
に、前記予め定めるタイミングを規定する第2ストロー
ブ信号を前記比較手段に与える第2ストローブ発生手段
と、前記試験サイクル毎に、前記入力信号、前記期待
値、前記最大遅延時間、前記最小遅延時間および前記単
位時間を規定するパターン信号を、波形発生手段、比較
手段、第1ストローブ発生手段、第2ストローブ発生手
段に与えるパターン信号発生手段とを含むことを特徴と
する半導体集積回路の試験装置である。
【0017】
【作用】本発明に従えば、パターン信号発生手段は、試
験パターンを表すパターン信号を発生し、そのパターン
信号によって、試験サイクル毎に入力信号を波形発生手
段に与え、期待値を比較手段に与え、最小遅延時間およ
び単位時間を第1ストローブ発生手段に与え、最大遅延
時間および前記単位時間を第2ストローブ発生手段に与
える。
験パターンを表すパターン信号を発生し、そのパターン
信号によって、試験サイクル毎に入力信号を波形発生手
段に与え、期待値を比較手段に与え、最小遅延時間およ
び単位時間を第1ストローブ発生手段に与え、最大遅延
時間および前記単位時間を第2ストローブ発生手段に与
える。
【0018】第1ストローブ発生手段は、最初の試験サ
イクルでは前記入力信号の入力時刻から予め定める最小
遅延時間経過後の時刻に、それ以降の試験サイクルでは
予め定める単位時間ずつ遅い時刻に第1ストローブ信号
を発生して比較手段に与える。第2ストローブ発生手段
は、最初の試験サイクルでは前記入力信号の入力時刻か
ら予め定める最大遅延時間経過後の時刻に、それ以降の
試験サイクルでは予め定める単位時間ずつ早い時刻に第
2ストローブ信号を発生して、比較手段に与える。
イクルでは前記入力信号の入力時刻から予め定める最小
遅延時間経過後の時刻に、それ以降の試験サイクルでは
予め定める単位時間ずつ遅い時刻に第1ストローブ信号
を発生して比較手段に与える。第2ストローブ発生手段
は、最初の試験サイクルでは前記入力信号の入力時刻か
ら予め定める最大遅延時間経過後の時刻に、それ以降の
試験サイクルでは予め定める単位時間ずつ早い時刻に第
2ストローブ信号を発生して、比較手段に与える。
【0019】比較手段は、半導体集積回路からの出力信
号と前記期待値とを試験サイクル毎に第1ストローブ信
号および第2ストローブ信号に同期して比較する。
号と前記期待値とを試験サイクル毎に第1ストローブ信
号および第2ストローブ信号に同期して比較する。
【0020】したがって、一試験周期毎に前述のように
2つのストローブ信号によって期待値と半導体集積回路
の出力信号とを順次比較することができるので、一試験
サイクルに1回比較する場合に比べて遅延時間を短時間
で測定することができ、AC特性を求めることができ
る。
2つのストローブ信号によって期待値と半導体集積回路
の出力信号とを順次比較することができるので、一試験
サイクルに1回比較する場合に比べて遅延時間を短時間
で測定することができ、AC特性を求めることができ
る。
【0021】
【実施例】図1は、本発明の一実施例の半導体集積回路
試験装置の概略的な電気的構成を示すブロック図であ
る。この半導体集積回路試験装置は、半導体集積回路の
AC特性試験を含む試験を行う。パターン発生器50か
らの試験開始信号によって、タイミング発生器51から
タイミング信号がパターン発生回路50、波形フォーマ
ット回路52および比較回路57へ出力される。波形フ
ォーマット52は、パターン発生器50からの試験パタ
ーン信号をタイミング信号により波形整形し、試験信号
として駆動回路53に出力する。駆動回路53に入力さ
れた試験信号は、そのレベルが調整され、試験される半
導体集積回路(以下「被試験回路」と称する)へ出力さ
れる。次に比較器57は、被試験回路55からの出力信
号とパターン発生器50からのパターン信号に含まれる
期待値とを比較し、それらの値が一致すれば一致信号を
出力し、一致しなければ不一致信号を出力する。
試験装置の概略的な電気的構成を示すブロック図であ
る。この半導体集積回路試験装置は、半導体集積回路の
AC特性試験を含む試験を行う。パターン発生器50か
らの試験開始信号によって、タイミング発生器51から
タイミング信号がパターン発生回路50、波形フォーマ
ット回路52および比較回路57へ出力される。波形フ
ォーマット52は、パターン発生器50からの試験パタ
ーン信号をタイミング信号により波形整形し、試験信号
として駆動回路53に出力する。駆動回路53に入力さ
れた試験信号は、そのレベルが調整され、試験される半
導体集積回路(以下「被試験回路」と称する)へ出力さ
れる。次に比較器57は、被試験回路55からの出力信
号とパターン発生器50からのパターン信号に含まれる
期待値とを比較し、それらの値が一致すれば一致信号を
出力し、一致しなければ不一致信号を出力する。
【0022】この半導体集積回路の試験装置において、
AC特性のうち被試験回路55の遅延時間(入力端子と
出力端子との間での信号伝搬遅延時間)を測定する場
合、タイミング発生器51から後述する予め定めるタイ
ミングでストローブ信号を順次発生させ、そのタイミン
グに同期して、比較器57において期待値と被試験回路
55の出力値とを比較する。したがって、その比較結果
から被試験回路55の出力信号の遅延時間を測定するこ
とができる。
AC特性のうち被試験回路55の遅延時間(入力端子と
出力端子との間での信号伝搬遅延時間)を測定する場
合、タイミング発生器51から後述する予め定めるタイ
ミングでストローブ信号を順次発生させ、そのタイミン
グに同期して、比較器57において期待値と被試験回路
55の出力値とを比較する。したがって、その比較結果
から被試験回路55の出力信号の遅延時間を測定するこ
とができる。
【0023】図2は、図1で示される比較回路57のよ
り詳細な電気的構成を示すブロック図である。比較回路
57は、被試験回路55からの複数のn個の出力CH1
〜CHnを同時に比較判定を行うため、記憶回路61、
比較判定回路62、コンパレータ63に入出力する各信
号はn個ずつある。以下の説明では、比較回路57のn
個の各入出力信号を総称するときは添字1〜nを省略し
て示す。たとえば期待値信号EV1〜EVnは、総称す
るときは期待値信号EVとする。
り詳細な電気的構成を示すブロック図である。比較回路
57は、被試験回路55からの複数のn個の出力CH1
〜CHnを同時に比較判定を行うため、記憶回路61、
比較判定回路62、コンパレータ63に入出力する各信
号はn個ずつある。以下の説明では、比較回路57のn
個の各入出力信号を総称するときは添字1〜nを省略し
て示す。たとえば期待値信号EV1〜EVnは、総称す
るときは期待値信号EVとする。
【0024】パターン発生回路50は、記憶回路61に
アドレス信号ADRを出力して、記憶回路61に格納さ
れている被測定回路の期待値信号EVの値、およびマス
ク信号MASKの値を指定する。マスク信号MASK
は、被試験回路55の出力値と期待値信号EVの値とを
比較判定するか否かを制御するための信号である。タイ
ミング発生回路51は、パターン発生回路50からの試
験開始信号STARTによって、ストローブ信号STB
を一定時間毎に発生させ、比較判定回路62へ出力す
る。
アドレス信号ADRを出力して、記憶回路61に格納さ
れている被測定回路の期待値信号EVの値、およびマス
ク信号MASKの値を指定する。マスク信号MASK
は、被試験回路55の出力値と期待値信号EVの値とを
比較判定するか否かを制御するための信号である。タイ
ミング発生回路51は、パターン発生回路50からの試
験開始信号STARTによって、ストローブ信号STB
を一定時間毎に発生させ、比較判定回路62へ出力す
る。
【0025】被試験回路55からの出力信号CHの値
は、コンパレータ63によって、ハイレベルであるかロ
ーレベルであるかの判定が行われる。コンパレータ63
aでは、ハイレベルのときしきい値VOHと出力信号C
Hの値との比較が行われ、出力信号の値がしきい値VO
H以上であれば、ハイレベルと判定され、出力信号CM
PHが出力される。また、コンパレータ63bでは、ロ
ーレベルのしきい値VOLと出力信号CHの値との比較
が行われ、出力信号の値がしきい値VOL以下であれば
ローレベルと判定され、出力信号CMPLが出力され
る。
は、コンパレータ63によって、ハイレベルであるかロ
ーレベルであるかの判定が行われる。コンパレータ63
aでは、ハイレベルのときしきい値VOHと出力信号C
Hの値との比較が行われ、出力信号の値がしきい値VO
H以上であれば、ハイレベルと判定され、出力信号CM
PHが出力される。また、コンパレータ63bでは、ロ
ーレベルのしきい値VOLと出力信号CHの値との比較
が行われ、出力信号の値がしきい値VOL以下であれば
ローレベルと判定され、出力信号CMPLが出力され
る。
【0026】比較判定回路62は、ストローブ信号ST
Bに同期して記憶回路61からの期待値信号EVの値と
コンパレータ63からの出力信号CMP(信号CMPH
および信号CMPLの総称)の値との比較を行う。
Bに同期して記憶回路61からの期待値信号EVの値と
コンパレータ63からの出力信号CMP(信号CMPH
および信号CMPLの総称)の値との比較を行う。
【0027】図3は、図2で示される本発明の比較判定
回路62の電気回路図である。期待値信号EVは、選択
回路70の入力端子Sに入力され、期待値信号EVの値
が「1」のとき、コンパレータからの出力信号CMPH
が選択され、選択回路70の出力端子Yから出力され、
期待値信号EVの値が「0」のとき、コンパレータから
の出力信号CMPLが選択され、選択回路70の出力端
子Yから出力される。
回路62の電気回路図である。期待値信号EVは、選択
回路70の入力端子Sに入力され、期待値信号EVの値
が「1」のとき、コンパレータからの出力信号CMPH
が選択され、選択回路70の出力端子Yから出力され、
期待値信号EVの値が「0」のとき、コンパレータから
の出力信号CMPLが選択され、選択回路70の出力端
子Yから出力される。
【0028】EX.ORゲート71は、期待値信号EV
の値と期待値と比較する出力信号CMPとの不一致を検
出する。すなわち、期待値信号EVの値が「1」かつ出
力信号CMPHの値が「0」のとき、および期待値信号
EVの値が「0」かつ出力信号CMPLの値が「1」の
とき、EX.ORゲート71の出力信号の値は「1」と
なる。ANDゲート72には、EX.ORゲート71か
らの出力とマスク信号反転MASKが与えられ、マスク
信号反転MASKの値が「1」のときにのみ、EX.O
Rゲート71の出力は、ANDゲート72を介して、D
フリップフロップ73,74の各入力端子Dに与えられ
る。
の値と期待値と比較する出力信号CMPとの不一致を検
出する。すなわち、期待値信号EVの値が「1」かつ出
力信号CMPHの値が「0」のとき、および期待値信号
EVの値が「0」かつ出力信号CMPLの値が「1」の
とき、EX.ORゲート71の出力信号の値は「1」と
なる。ANDゲート72には、EX.ORゲート71か
らの出力とマスク信号反転MASKが与えられ、マスク
信号反転MASKの値が「1」のときにのみ、EX.O
Rゲート71の出力は、ANDゲート72を介して、D
フリップフロップ73,74の各入力端子Dに与えられ
る。
【0029】Dフリップフロップ73は、入力端子Dに
入力されたANDゲート72からの出力信号を、入力端
子CPに入力されたストローブ信号STBEに同期して
ラッチする。このストローブ信号STBEは、被試験回
路55のAC特性試験時に予め定められた前述の試験サ
イクルにおけるAC特性の測定開始時刻からの最大遅延
時間te遅れたタイミングから順次、試験サイクル毎
に、一定時間Δtずつ早く出力される。この最大遅延時
間te遅れたタイミング以前においては、常に被試験回
路55の期待値と出力値とは一致し、この時間teは被
試験回路の仕様などから予め分かっている。
入力されたANDゲート72からの出力信号を、入力端
子CPに入力されたストローブ信号STBEに同期して
ラッチする。このストローブ信号STBEは、被試験回
路55のAC特性試験時に予め定められた前述の試験サ
イクルにおけるAC特性の測定開始時刻からの最大遅延
時間te遅れたタイミングから順次、試験サイクル毎
に、一定時間Δtずつ早く出力される。この最大遅延時
間te遅れたタイミング以前においては、常に被試験回
路55の期待値と出力値とは一致し、この時間teは被
試験回路の仕様などから予め分かっている。
【0030】すなわち、期待値信号EVの値と被試験回
路55の出力信号CMPの値との比較判定した結果を、
ストローブ信号STBEに同期してラッチする。ストロ
ーブ信号STBEが端子CPに入力されたとき、期待値
信号EVの値と被試験回路55の出力値とが不一致の場
合、出力端子Qから不良信号FAILEが出力される。
またDフリップフロップ73の入力端子Rにリセット信
号RESETが入力されると、不良信号FAILEの値
は「0」に初期化される。
路55の出力信号CMPの値との比較判定した結果を、
ストローブ信号STBEに同期してラッチする。ストロ
ーブ信号STBEが端子CPに入力されたとき、期待値
信号EVの値と被試験回路55の出力値とが不一致の場
合、出力端子Qから不良信号FAILEが出力される。
またDフリップフロップ73の入力端子Rにリセット信
号RESETが入力されると、不良信号FAILEの値
は「0」に初期化される。
【0031】またDフリップフロップ74は、入力端子
Dに入力されたANDゲート72からの出力信号を、入
力端子CPに入力されたストローブ信号STBSに同期
してラッチする。
Dに入力されたANDゲート72からの出力信号を、入
力端子CPに入力されたストローブ信号STBSに同期
してラッチする。
【0032】このストローブ信号STBSは、被試験回
路55のAC特性試験時に予め定められた前述の試験サ
イクルにおけるAC特性を測定する開始時刻からの最小
遅延時間ts遅れたタイミングから順次試験サイクル毎
に一定時間Δtずつ遅く出力される。この最小遅延時間
ts遅れたタイミング以前においては常に被試験回路5
5の期待値と出力値とが不一致となり、この時間ts
は、被試験回路55の仕様などから予め分かっている。
路55のAC特性試験時に予め定められた前述の試験サ
イクルにおけるAC特性を測定する開始時刻からの最小
遅延時間ts遅れたタイミングから順次試験サイクル毎
に一定時間Δtずつ遅く出力される。この最小遅延時間
ts遅れたタイミング以前においては常に被試験回路5
5の期待値と出力値とが不一致となり、この時間ts
は、被試験回路55の仕様などから予め分かっている。
【0033】したがって、試験サイクル毎に2つのスト
ローブ信号すなわちストローブ信号STBSと前述のス
トローブ信号STBEとが出力される。次に期待値信号
EVの値と被試験回路55の出力信号CMPの値との比
較判定した結果を、ストローブ信号STBSに同期して
ラッチする。ストローブ信号STBSが端子CPに入力
されたとき、期待値信号EVの値と被試験回路55の出
力値とが不一致の場合、出力端子反転Qから不良信号F
AILが出力されない。また、Dフリップフロップ74
の入力端子Sにセット信号SETが入力されると、不良
信号FAILの値は「0」に初期化される。
ローブ信号すなわちストローブ信号STBSと前述のス
トローブ信号STBEとが出力される。次に期待値信号
EVの値と被試験回路55の出力信号CMPの値との比
較判定した結果を、ストローブ信号STBSに同期して
ラッチする。ストローブ信号STBSが端子CPに入力
されたとき、期待値信号EVの値と被試験回路55の出
力値とが不一致の場合、出力端子反転Qから不良信号F
AILが出力されない。また、Dフリップフロップ74
の入力端子Sにセット信号SETが入力されると、不良
信号FAILの値は「0」に初期化される。
【0034】ORゲート75は、不一致信号FAILE
または不一致信号FAILSの値が「1」になると、不
一致信号FAILを「1」の値で出力する。
または不一致信号FAILSの値が「1」になると、不
一致信号FAILを「1」の値で出力する。
【0035】図4は、図2で示されるタイミング発生回
路51のより詳細な電気ブロック図を示す。破線で囲ん
だ部分80は、本発明の実施例において追加したもので
ある。レートタイミング発生回路81は、パターン発生
回路50から試験開始信号STARTが与えられると、
前述のAC特性試験の試験サイクルにおけるAC特性を
測定する基準タイミング信号となるレートタイミング信
号MCLを発生させ、ストローブS出力回路86および
ストローブE出力回路89へ出力する。また同時に、ク
ロック信号CLKをストローブS出力回路86およびス
トローブE出力回路89へ出力する。ストローブS記憶
回路82およびストローブE出力回路83は、ストロー
ブ信号STBの出力タイミングの値を予め複数格納し、
パターン発生回路50から出力されるアドレス信号RT
TCによって選択される。
路51のより詳細な電気ブロック図を示す。破線で囲ん
だ部分80は、本発明の実施例において追加したもので
ある。レートタイミング発生回路81は、パターン発生
回路50から試験開始信号STARTが与えられると、
前述のAC特性試験の試験サイクルにおけるAC特性を
測定する基準タイミング信号となるレートタイミング信
号MCLを発生させ、ストローブS出力回路86および
ストローブE出力回路89へ出力する。また同時に、ク
ロック信号CLKをストローブS出力回路86およびス
トローブE出力回路89へ出力する。ストローブS記憶
回路82およびストローブE出力回路83は、ストロー
ブ信号STBの出力タイミングの値を予め複数格納し、
パターン発生回路50から出力されるアドレス信号RT
TCによって選択される。
【0036】パターン発生回路50は、試験サイクルに
おける前述のストローブ信号STBSの最小遅延時間t
sおよびストローブ信号STBEの最大遅延時間teを
決定すると、それらの時間の値に対応するアドレス信号
RTTCをストローブS記憶回路82およびストローブ
E記憶回路83へ出力する。次に、ストローブS記憶回
路82は、選択された最小遅延時間ts対応する値を加
算器85を介してストローブS出力回路86へ出力し、
ストローブE記憶回路83は、選択されたその値を減算
器88を介して、ストローブE出力回路89へ出力す
る。
おける前述のストローブ信号STBSの最小遅延時間t
sおよびストローブ信号STBEの最大遅延時間teを
決定すると、それらの時間の値に対応するアドレス信号
RTTCをストローブS記憶回路82およびストローブ
E記憶回路83へ出力する。次に、ストローブS記憶回
路82は、選択された最小遅延時間ts対応する値を加
算器85を介してストローブS出力回路86へ出力し、
ストローブE記憶回路83は、選択されたその値を減算
器88を介して、ストローブE出力回路89へ出力す
る。
【0037】次にストローブS出力回路86は、入力さ
れた最小遅延時間tsに対応する値を表す値を、レート
タイミング信号MCLが入力されたタイミングを基準と
して、クロック信号CLKに同期してダウンカウントす
る。そのカウント値が0になったとき、ストローブS出
力回路86からストローブ可変遅延回路91を介して、
ストローブ信号STBSが出力される。したがって、ス
トローブ信号STBSは、レートタイミング信号MCL
を基準として最小遅延時間ts遅れたタイミングで出力
される。同様にして、ストローブ信号STBEは、レー
トタイミング信号MCLを基準として最大遅延時間te
遅れたタイミングで出力される。
れた最小遅延時間tsに対応する値を表す値を、レート
タイミング信号MCLが入力されたタイミングを基準と
して、クロック信号CLKに同期してダウンカウントす
る。そのカウント値が0になったとき、ストローブS出
力回路86からストローブ可変遅延回路91を介して、
ストローブ信号STBSが出力される。したがって、ス
トローブ信号STBSは、レートタイミング信号MCL
を基準として最小遅延時間ts遅れたタイミングで出力
される。同様にして、ストローブ信号STBEは、レー
トタイミング信号MCLを基準として最大遅延時間te
遅れたタイミングで出力される。
【0038】ストローブ信号STBS,ストローブ信号
STBEは、クロックCLKに同期して出力されるけれ
ども、その出力タイミングをクロックCLKの周期の間
で変化させたい場合は、ストローブ可変遅延回路91,
92によって調整を行う。
STBEは、クロックCLKに同期して出力されるけれ
ども、その出力タイミングをクロックCLKの周期の間
で変化させたい場合は、ストローブ可変遅延回路91,
92によって調整を行う。
【0039】Aレジスタ100は、Bレジスタ101の
値を加算器102を介して累積して加算する。したがっ
て、Aレジスタ100はBレジスタ101との加算のた
びに、Aレジスタ100の値はBレジスタ101の値ず
つ増加する。加算器102は、Aレジスタ100とBレ
ジスタとの加算値を、加算器85および減算器88へ出
力する。Aレジスタ100の値は、初期状態においては
0に設定されている。
値を加算器102を介して累積して加算する。したがっ
て、Aレジスタ100はBレジスタ101との加算のた
びに、Aレジスタ100の値はBレジスタ101の値ず
つ増加する。加算器102は、Aレジスタ100とBレ
ジスタとの加算値を、加算器85および減算器88へ出
力する。Aレジスタ100の値は、初期状態においては
0に設定されている。
【0040】加算器85は、ストローブS記憶回路82
の出力値と加算器102の出力値とを加算してストロー
ブS出力回路86に出力する。減算器88は、ストロー
ブE記憶回路83の出力値から加算器102の出力値を
引いて、ストローブE出力回路89に出力する。
の出力値と加算器102の出力値とを加算してストロー
ブS出力回路86に出力する。減算器88は、ストロー
ブE記憶回路83の出力値から加算器102の出力値を
引いて、ストローブE出力回路89に出力する。
【0041】したがって、Aレジスタ100とBレジス
タ101との加算をレートタイミングMCLに同期して
行うことによって、レートタイミングMCLに同期して
ストローブS回路82から出力される値はBレジスタ1
01の値ずつ加算される。これによって、ストローブS
出力回路から出力されるストローブ信号STBSは、試
験サイクル毎に前述の最小遅延時間ts遅れたタイミン
グからBレジスタ101の値に対応する時間Δtずつ遅
く出力される。また同様にして、ストローブE出力回路
から出力されるストローブ信号STBEは、試験サイク
ル毎に前述の最大遅延時間te遅れたタイミングから時
間Δtずつ早く出力される。
タ101との加算をレートタイミングMCLに同期して
行うことによって、レートタイミングMCLに同期して
ストローブS回路82から出力される値はBレジスタ1
01の値ずつ加算される。これによって、ストローブS
出力回路から出力されるストローブ信号STBSは、試
験サイクル毎に前述の最小遅延時間ts遅れたタイミン
グからBレジスタ101の値に対応する時間Δtずつ遅
く出力される。また同様にして、ストローブE出力回路
から出力されるストローブ信号STBEは、試験サイク
ル毎に前述の最大遅延時間te遅れたタイミングから時
間Δtずつ早く出力される。
【0042】コントローラ105は、加算器85、減算
器88、加算器102、Aレジスタ100、Bレジスタ
101などを制御する。すなわち、コントローラ105
は、パターン発生回路50からのアドレス信号ADRに
よって試験サイクル、ストローブ信号STBSおよびス
トローブ信号STBEの出力タイミングなどのAC特性
試験の試験条件を判断し、その判断に基づいて、前述の
加算器、レジスタなどを制御する。
器88、加算器102、Aレジスタ100、Bレジスタ
101などを制御する。すなわち、コントローラ105
は、パターン発生回路50からのアドレス信号ADRに
よって試験サイクル、ストローブ信号STBSおよびス
トローブ信号STBEの出力タイミングなどのAC特性
試験の試験条件を判断し、その判断に基づいて、前述の
加算器、レジスタなどを制御する。
【0043】図5は、図1〜図4で示される本発明の半
導体集積回路の試験装置を用いて、被試験回路の遅延時
間を求めるAC特性試験を行った場合のタイミングチャ
ートである。この試験では、出力信号CHの値が、
「0」から「1」のしきい値VOHになるまでの立上が
りの遅延時間を求める。被測定回路のこの遅延時間を求
める試験サイクルにおいて、実際に測定を行う時間をT
AC(以下「レートTAC」という)とする。各試験サ
イクルでは、まずパターン信号に基づいて試験装置の内
部の状態設定を行い、次にレートTACにおいて実際に
AC特性の測定を行う。したがって、このレートTAC
における期待値信号EVの値を「1」かつマスク信号M
ASKの値を「1」に設定する。
導体集積回路の試験装置を用いて、被試験回路の遅延時
間を求めるAC特性試験を行った場合のタイミングチャ
ートである。この試験では、出力信号CHの値が、
「0」から「1」のしきい値VOHになるまでの立上が
りの遅延時間を求める。被測定回路のこの遅延時間を求
める試験サイクルにおいて、実際に測定を行う時間をT
AC(以下「レートTAC」という)とする。各試験サ
イクルでは、まずパターン信号に基づいて試験装置の内
部の状態設定を行い、次にレートTACにおいて実際に
AC特性の測定を行う。したがって、このレートTAC
における期待値信号EVの値を「1」かつマスク信号M
ASKの値を「1」に設定する。
【0044】前述のストローブ信号STBSの最小遅延
時間ts、ストローブ信号STBEの最大遅延時間te
は、図5で示されるようにレートTACの開始時刻tm
1を基準として設定される。この開始時刻tm1は、被
測定回路へ入力する試験信号と必ずしも一致しないが、
入力する試験信号とこの開始時刻tm1とは同じ周期で
出力され、それらの時間間隔は予め分かっているので、
時刻tm1を基準とする被測定回路の遅延時間を測定す
ることによって、正確な遅延時間を求めることができ
る。
時間ts、ストローブ信号STBEの最大遅延時間te
は、図5で示されるようにレートTACの開始時刻tm
1を基準として設定される。この開始時刻tm1は、被
測定回路へ入力する試験信号と必ずしも一致しないが、
入力する試験信号とこの開始時刻tm1とは同じ周期で
出力され、それらの時間間隔は予め分かっているので、
時刻tm1を基準とする被測定回路の遅延時間を測定す
ることによって、正確な遅延時間を求めることができ
る。
【0045】また前述のストローブ信号STBの試験サ
イクル毎、すなわちレートTAC毎の出力タイミング
は、図5で示されるように最初のレートTACにおいて
は最小遅延時間tsに対応する時刻Ts1および最大遅
延時間teに対応する時刻Te1である。ここで、前述
のストローブ信号のレートTAC毎のタイミングの遅れ
時間はΔtであるので、次の試験サイクルでのレートT
ACにおけるストローブ信号STBSの出力タイミング
は、時刻Ts1より時間Δt遅れて、時刻Ts2にな
り、ストローブ信号STBEの出力タイミングは、時刻
Te1より時間Δt早くなり、時刻Te2になる。以上
のような処理を繰返し、順次各試験サイクルのレートT
AC毎にストローブ信号STBを出力する。
イクル毎、すなわちレートTAC毎の出力タイミング
は、図5で示されるように最初のレートTACにおいて
は最小遅延時間tsに対応する時刻Ts1および最大遅
延時間teに対応する時刻Te1である。ここで、前述
のストローブ信号のレートTAC毎のタイミングの遅れ
時間はΔtであるので、次の試験サイクルでのレートT
ACにおけるストローブ信号STBSの出力タイミング
は、時刻Ts1より時間Δt遅れて、時刻Ts2にな
り、ストローブ信号STBEの出力タイミングは、時刻
Te1より時間Δt早くなり、時刻Te2になる。以上
のような処理を繰返し、順次各試験サイクルのレートT
AC毎にストローブ信号STBを出力する。
【0046】AC特性試験を行う場合、被試験回路の電
源電圧を予め定められた電源電圧に設定し、最初のレー
トTACにおいてストローブ信号STBSを時刻Ts1
で出力し、そのときの出力信号CHの値が、期待値
「1」と一致するか否かの判断を行う。このときは、図
5で示されるように期待値信号EVの値と一致しないの
で、不一致信号FAILSの値を「0」にして出力す
る。次にストローブ信号STBEを時刻Te1で出力
し、そのときの出力信号CHの値が、期待値EVの値
「1」と一致するか否かの判断を行う。このとき期待値
信号EVの値と一致するので、不一致信号FAILEの
値を「0」にして出力する。
源電圧を予め定められた電源電圧に設定し、最初のレー
トTACにおいてストローブ信号STBSを時刻Ts1
で出力し、そのときの出力信号CHの値が、期待値
「1」と一致するか否かの判断を行う。このときは、図
5で示されるように期待値信号EVの値と一致しないの
で、不一致信号FAILSの値を「0」にして出力す
る。次にストローブ信号STBEを時刻Te1で出力
し、そのときの出力信号CHの値が、期待値EVの値
「1」と一致するか否かの判断を行う。このとき期待値
信号EVの値と一致するので、不一致信号FAILEの
値を「0」にして出力する。
【0047】以上のような処理を、各レートTAC毎に
ストローブ信号STBSを時刻Ts2,Ts3,Ts
4,…に順次出力し、出力信号CHの値と期待値信号E
Vの値とが一致するまで繰返す。またストローブ信号S
TBEを時刻Te2,Te3,Te4…に順次出力し、
出力信号CHの値が期待値信号EVの値とが一致しなく
なるまで繰返す。この処理の中で、ストローブ信号ST
BEが、時刻Te7において出力されたとき、出力信号
CHの値は、初めてしきい値VOH以上からしきい値V
OH以下に遷移し、期待値信号EVの値「1」と一致し
ない。このとき、不一致信号FAILEの値「1」とな
り、不一致信号FAILが「1」になる。
ストローブ信号STBSを時刻Ts2,Ts3,Ts
4,…に順次出力し、出力信号CHの値と期待値信号E
Vの値とが一致するまで繰返す。またストローブ信号S
TBEを時刻Te2,Te3,Te4…に順次出力し、
出力信号CHの値が期待値信号EVの値とが一致しなく
なるまで繰返す。この処理の中で、ストローブ信号ST
BEが、時刻Te7において出力されたとき、出力信号
CHの値は、初めてしきい値VOH以上からしきい値V
OH以下に遷移し、期待値信号EVの値「1」と一致し
ない。このとき、不一致信号FAILEの値「1」とな
り、不一致信号FAILが「1」になる。
【0048】したがって、ストローブ信号STBの出力
時刻Te7から被試験回路の遅延時間TDが求まり、被
試験回路に設定された電源電圧におけるAC特性が求ま
り、この試験は終了する。被試験回路の電源電圧の次の
値を設定し、前述の処理を繰返すことによって、電源電
圧をパラメータとするAC特性を求めることができる。
時刻Te7から被試験回路の遅延時間TDが求まり、被
試験回路に設定された電源電圧におけるAC特性が求ま
り、この試験は終了する。被試験回路の電源電圧の次の
値を設定し、前述の処理を繰返すことによって、電源電
圧をパラメータとするAC特性を求めることができる。
【0049】以上のようにして、レートTAC毎に、最
小遅延時間tsおよび最大遅延時間teから時間Δtず
つ変化させて2つのストローブ信号STBS,STBE
を出力することによって非常に短い時間でAC特性を測
定することができる。最も条件の悪い場合でも、従来の
半分の時間でAC特性を測定することができる。このと
き、ストローブ信号STBSとストローブ信号STBE
の間には、最後の出力タイミングにおいて一致するよう
に次式の関係をもたせている。
小遅延時間tsおよび最大遅延時間teから時間Δtず
つ変化させて2つのストローブ信号STBS,STBE
を出力することによって非常に短い時間でAC特性を測
定することができる。最も条件の悪い場合でも、従来の
半分の時間でAC特性を測定することができる。このと
き、ストローブ信号STBSとストローブ信号STBE
の間には、最後の出力タイミングにおいて一致するよう
に次式の関係をもたせている。
【0050】 最大遅延時間te=最小遅延時間ts+Δt×n …(1) Δt:各レート毎の変化時間 n:正の整数 また、ストローブ信号STBSまたはストローブ信号S
TBEのいずれかの信号が出力された場合、フェイル信
号FAILが検出されたとき、以降の試験を省略する方
法ではより短時間で出力信号CHの遷移点(出力信号の
値がしきい値VOHまたはしきい値VOLに変化する)
を求めることができる利点がある。しかし、レートTA
C時間内における出力信号の遷移が2回以上ある場合
は、誤った結果を出す場合がある。そのような可能性の
ある場合には、ストローブ信号STBSとストローブ信
号STBEの出力タイミングとが一致するまで測定すれ
ばよいので、その場合においても、かかる試験時間は従
来の半分になる。
TBEのいずれかの信号が出力された場合、フェイル信
号FAILが検出されたとき、以降の試験を省略する方
法ではより短時間で出力信号CHの遷移点(出力信号の
値がしきい値VOHまたはしきい値VOLに変化する)
を求めることができる利点がある。しかし、レートTA
C時間内における出力信号の遷移が2回以上ある場合
は、誤った結果を出す場合がある。そのような可能性の
ある場合には、ストローブ信号STBSとストローブ信
号STBEの出力タイミングとが一致するまで測定すれ
ばよいので、その場合においても、かかる試験時間は従
来の半分になる。
【0051】
【発明の効果】以上のように本発明によれば、第1スト
ローブ発生手段および第2ストローブ発生手段は、パタ
ーン信号に基づいて、最大遅延時間、最小遅延時間、お
よび単位時間を設定し、各試験サイクル毎に1回ずつ最
大遅延時間から単位時間ずつ早い時刻および最小遅延時
間から単位時間ずつ遅い時刻にそれぞれスローブ信号を
発生する。したがって、比較手段によって測定される半
導体集積回路の出力信号と期待値とをそのストローブ信
号に同期して各試験サイクル毎に2回ずつ比較すること
によって、その半導体集積回路の遅延時間を短時間で検
出することができ、そのAC特性を求めることができ
る。
ローブ発生手段および第2ストローブ発生手段は、パタ
ーン信号に基づいて、最大遅延時間、最小遅延時間、お
よび単位時間を設定し、各試験サイクル毎に1回ずつ最
大遅延時間から単位時間ずつ早い時刻および最小遅延時
間から単位時間ずつ遅い時刻にそれぞれスローブ信号を
発生する。したがって、比較手段によって測定される半
導体集積回路の出力信号と期待値とをそのストローブ信
号に同期して各試験サイクル毎に2回ずつ比較すること
によって、その半導体集積回路の遅延時間を短時間で検
出することができ、そのAC特性を求めることができ
る。
【0052】これによって、半導体集積回路のAC特性
試験を短時間で行うことができる半導体集積回路の試験
装置を得ることができる。
試験を短時間で行うことができる半導体集積回路の試験
装置を得ることができる。
【図1】本発明の一実施例の半導体集積回路の試験装置
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図2】図1で示される比較回路57のより詳細な電気
的構成を示すブロック図である。
的構成を示すブロック図である。
【図3】図2で示される本発明の比較判定回路62の電
気回路図である。
気回路図である。
【図4】図2で示されるタイミング発生回路51のより
詳細な電気ブロック図を示す。
詳細な電気ブロック図を示す。
【図5】図1〜図4で示される本発明の半導体集積回路
の試験装置を用いて、被測定回路の遅延時間を求めるA
C特性試験を行った場合のタイムチャートである。
の試験装置を用いて、被測定回路の遅延時間を求めるA
C特性試験を行った場合のタイムチャートである。
【図6】従来の比較判定回路62の電気回路図である。
【図7】前述の半導体集積回路の試験装置を用いて、被
測定回路のAC特性を測定した結果を表すグラフであ
る。
測定回路のAC特性を測定した結果を表すグラフであ
る。
50 パターン発生器 51 タイミング発生器 52 波形フォーマット回路 53 駆動回路 55 被試験回路 57 比較回路 61 記憶回路 62 比較判定回路 63 コンパレータ 81 レートタイミング発生回路 82 ストローブS記憶回路 83 ストローブE記憶回路 85,102 加算器 86 ストローブS出力回路 88 減算器 89 ストローブE出力回路 91,92 ストローブ可変遅延回路 100 Aレジスタ 101 Bレジスタ 105 コントローラ
Claims (1)
- 【請求項1】 半導体集積回路の入力端子に入力信号を
与え、前記半導体集積回路の出力端子からの出力信号を
検出し、前記入力信号に対する出力信号の遅延時間を測
定してAC特性を求めるAC特性試験を行う半導体集積
回路の試験装置において、 前記半導体集積回路の入力端子に、予め定める入力信号
を予め定める試験サイクル毎に与える波形発生手段と、 前記半導体集積回路の出力端子からの出力信号と予め定
める期待値とを前記試験サイクル毎に、予め定めるタイ
ミングで比較する比較手段と、 最初の試験サイクルでは試験サイクル毎の前記AC特性
の測定開始時から予め定める最小遅延時間経過後の時刻
に、それ以後の試験サイクルでは予め定める単位時間ず
つ遅い時刻に、前記予め定めるタイミングを規定する第
1ストローブ信号を前記比較手段に与える第1ストロー
ブ発生手段と、 最初の試験サイクルでは試験サイクル毎の前記AC特性
の測定開始時から予め定める最大遅延時間経過後の時刻
に、それ以後の試験サイクルでは予め定める単位時間ず
つ早い時刻に、前記予め定めるタイミングを規定する第
2ストローブ信号を前記比較手段に与える第2ストロー
ブ発生手段と、 前記試験サイクル毎に、前記入力信号、前記期待値、前
記最大遅延時間、前記最小遅延時間および前記単位時間
を規定するパターン信号を、波形発生手段、比較手段、
第1ストローブ発生手段、第2ストローブ発生手段に与
えるパターン信号発生手段とを含むことを特徴とする半
導体集積回路の試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5109031A JP2952131B2 (ja) | 1993-05-11 | 1993-05-11 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5109031A JP2952131B2 (ja) | 1993-05-11 | 1993-05-11 | 半導体集積回路の試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06324118A true JPH06324118A (ja) | 1994-11-25 |
JP2952131B2 JP2952131B2 (ja) | 1999-09-20 |
Family
ID=14499861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5109031A Expired - Fee Related JP2952131B2 (ja) | 1993-05-11 | 1993-05-11 | 半導体集積回路の試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2952131B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003040738A1 (fr) * | 2001-11-08 | 2003-05-15 | Advantest Corporation | Generateur de synchronisation et appareil d'essai |
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WO2004092753A1 (en) * | 2003-04-11 | 2004-10-28 | Advantest Corporation | Event based test method for debugging timing related failures in integrated circuits |
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EP1870725A1 (en) * | 2005-03-07 | 2007-12-26 | Advantest Corporation | Test device, test method, electronic device manufacturing method, test simulator, and test simulation method |
WO2016209260A1 (en) * | 2015-06-26 | 2016-12-29 | Hewlett Packard Enterprise Development Lp | Determining an alternating current (ac) characteristic from a waveform |
CN113672442A (zh) * | 2021-08-18 | 2021-11-19 | 长鑫存储技术有限公司 | 一种信号测试方法、装置及存储介质 |
-
1993
- 1993-05-11 JP JP5109031A patent/JP2952131B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100910669B1 (ko) * | 2001-11-08 | 2009-08-04 | 주식회사 아도반테스토 | 시험장치 |
WO2003040737A1 (en) * | 2001-11-08 | 2003-05-15 | Advantest Corporation | Test apparatus |
US6990613B2 (en) | 2001-11-08 | 2006-01-24 | Advantest Corporation | Test apparatus |
US7010729B2 (en) | 2001-11-08 | 2006-03-07 | Advantest Corporation | Timing generator and test apparatus |
WO2003040738A1 (fr) * | 2001-11-08 | 2003-05-15 | Advantest Corporation | Generateur de synchronisation et appareil d'essai |
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EP1870725A1 (en) * | 2005-03-07 | 2007-12-26 | Advantest Corporation | Test device, test method, electronic device manufacturing method, test simulator, and test simulation method |
US7532994B2 (en) | 2005-03-07 | 2009-05-12 | Advantest Corporation | Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method |
EP1870725A4 (en) * | 2005-03-07 | 2009-01-07 | Advantest Corp | TESTING DEVICE AND METHOD, METHOD FOR MANUFACTURING ELECTRONIC COMPONENT, TESTING SIMULATOR, AND TEST SIMULATION METHOD |
WO2016209260A1 (en) * | 2015-06-26 | 2016-12-29 | Hewlett Packard Enterprise Development Lp | Determining an alternating current (ac) characteristic from a waveform |
CN113672442A (zh) * | 2021-08-18 | 2021-11-19 | 长鑫存储技术有限公司 | 一种信号测试方法、装置及存储介质 |
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Publication number | Publication date |
---|---|
JP2952131B2 (ja) | 1999-09-20 |
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