JPS6018777A - 論理回路素子のスイツチング特性測定方法 - Google Patents
論理回路素子のスイツチング特性測定方法Info
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- JPS6018777A JPS6018777A JP58127317A JP12731783A JPS6018777A JP S6018777 A JPS6018777 A JP S6018777A JP 58127317 A JP58127317 A JP 58127317A JP 12731783 A JP12731783 A JP 12731783A JP S6018777 A JPS6018777 A JP S6018777A
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- Japan
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- timing
- measurement
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- measuring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は論理回路素子のスイッチング特性測定方法にお
ける改良に関する。
ける改良に関する。
（ｂ） 技術の背景
データ処理システムにおける論理回路は通常半導体素子
によるナンドおよびノア回路のような組合せ回路素子と
レジスタ、ラッチ、フリップフロップ回路（Ｆ Ｆ）の
ような順序回路素子を多数相互接続して構成される。こ
れ等の論理回路素子はそれぞれその品種毎に特有の静的
（直流）および動的（スイッチング）電気特性を備え、
出荷に際しては品種毎の一定基準値による合否の試験を
施し該電気特性を保証して提供される。
によるナンドおよびノア回路のような組合せ回路素子と
レジスタ、ラッチ、フリップフロップ回路（Ｆ Ｆ）の
ような順序回路素子を多数相互接続して構成される。こ
れ等の論理回路素子はそれぞれその品種毎に特有の静的
（直流）および動的（スイッチング）電気特性を備え、
出荷に際しては品種毎の一定基準値による合否の試験を
施し該電気特性を保証して提供される。
本発明はそのスイッチング特性試験に関する。
（Ｃ） 従来技術と問題点
従来よりスイッチング特性試験は被測定体の論理回路素
子（Ｄｕ’ｌ”）に所定のパルスを印加し、そＩ））
Ｉｔｊ刀ハルス句測廻】−６か河ｗａｒ、ｒ、）Ｄｕ’
ｌ’ が午導体技術特に集積化技術に伴って高集積化さ
れ複雑になると共にその多様化に対応するため複数の試
験測定機能を中央処理装置（ＣＰｕ）に例えはＧｐ−工
］３ ／ Ｉ Ｅ： ｗ ｒｌｊ −Ｉ Ｂ ／ 工）
ｅ ｃ −Ｉ ！づのような標準インターフェースバス
により連続して構成した試験／測定システムによっ−Ｃ
いる、。
子（Ｄｕ’ｌ”）に所定のパルスを印加し、そＩ））
Ｉｔｊ刀ハルス句測廻】−６か河ｗａｒ、ｒ、）Ｄｕ’
ｌ’ が午導体技術特に集積化技術に伴って高集積化さ
れ複雑になると共にその多様化に対応するため複数の試
験測定機能を中央処理装置（ＣＰｕ）に例えはＧｐ−工
］３ ／ Ｉ Ｅ： ｗ ｒｌｊ −Ｉ Ｂ ／ 工）
ｅ ｃ −Ｉ ！づのような標準インターフェースバス
により連続して構成した試験／測定システムによっ−Ｃ
いる、。
第１図に従来および本発明の一実施例における論理回路
素子のスイッチング特性測定方法によるブロック図、第
２図は従来における測定方法の処理手順および第３図は
ぞの入出力パルスの関係を示ず一タイムチャートを示す
。図においで１は測定システム７２ζＪ被測定体の論理
１梱路累子（ＤｕＴ）１１は例えばＯＰｕで構成されろ
制御部、１２は制御６１＋ｘ１の設定値に従った供給電
圧値を出力するプ１」グラム電源、１３は一定周期のク
ロック信号を送出するクロック発生器、１４は制御部１
１の設定値によるタイミングに従って＋＞ｕＴ２ に印
加する入力パルスを送出するパルス発生器、１５はデジ
タル出力機能付（））オシ［コスコープである。
素子のスイッチング特性測定方法によるブロック図、第
２図は従来における測定方法の処理手順および第３図は
ぞの入出力パルスの関係を示ず一タイムチャートを示す
。図においで１は測定システム７２ζＪ被測定体の論理
１梱路累子（ＤｕＴ）１１は例えばＯＰｕで構成されろ
制御部、１２は制御６１＋ｘ１の設定値に従った供給電
圧値を出力するプ１」グラム電源、１３は一定周期のク
ロック信号を送出するクロック発生器、１４は制御部１
１の設定値によるタイミングに従って＋＞ｕＴ２ に印
加する入力パルスを送出するパルス発生器、１５はデジ
タル出力機能付（））オシ［コスコープである。
−３＝
向こ＼ではＤ ｕ ’Ｉ’ ２は品種をＤタイグＦ ＋
！・、測定対ツ 象項目はそのデータ人力とりｐラリ入力とのセクトアッ
プタイムＴとした。従来は入力パルスのタイミング初期
設定阻こ＼では対応するクロック信号（ＯＬＫ）の立上
りタイミングに先行するタイミング長Ｔｏより測定を開
始し、逐一ステップ毎に最小分解能を例えば１す７秒（
ｎ８）毎にタイミングを変化こ＼では減算しつへ出力パ
ルス（Ｑ）を監視してＱに所定の出力が得られる間はＴ
ｏ−ｔＴｏ−２ｔ・・・・・・と減算によって得られた
新しいタイミングによる入力パルスを印加し、Ｑに所定
の出力が得られなくなり不合格となった事点て減算およ
び入力パルスの印加を停止する。第３図の３−２ｎ人カ
パルス（Ｄ）と３−３ｎ出力パルス（Ｑ）に対応する入
力パルスのタイミングＴｏ−ｎｔの状態か停止時点を示
す。従って測定の結果とするセットアツプタイムＴはそ
の１ステツプ前に印加した入力パルスのＴｏ−（ｎ−１
）ｔが測定値である。伺第２図の処理手順に示すように
この後電源１２に０．２５ ポル） （Ｖ）ずつ異なる
供給電圧高電位４− Ｖｃｃの設定毎に測定を繰返して例えＵ６ｖ〜４ｖ間に
おける各Ｔを得る。このように測定するのでＤｕＴｌ当
りの総則定時間はステップ数りを平均３０．１ステツプ
の測定時間−；−０，５秒とずれば６ｖ−４ｖ間に９種
のＶｒ：ｃ があるのでＴｇ−４＝０．５秒Ｘ３０Ｘ９
＝］３５秒を必要とし］） １１ Ｔ ２の箇片数によ
っては長時間吉４１゛す、測定効率面において問題であ
った。
！・、測定対ツ 象項目はそのデータ人力とりｐラリ入力とのセクトアッ
プタイムＴとした。従来は入力パルスのタイミング初期
設定阻こ＼では対応するクロック信号（ＯＬＫ）の立上
りタイミングに先行するタイミング長Ｔｏより測定を開
始し、逐一ステップ毎に最小分解能を例えば１す７秒（
ｎ８）毎にタイミングを変化こ＼では減算しつへ出力パ
ルス（Ｑ）を監視してＱに所定の出力が得られる間はＴ
ｏ−ｔＴｏ−２ｔ・・・・・・と減算によって得られた
新しいタイミングによる入力パルスを印加し、Ｑに所定
の出力が得られなくなり不合格となった事点て減算およ
び入力パルスの印加を停止する。第３図の３−２ｎ人カ
パルス（Ｄ）と３−３ｎ出力パルス（Ｑ）に対応する入
力パルスのタイミングＴｏ−ｎｔの状態か停止時点を示
す。従って測定の結果とするセットアツプタイムＴはそ
の１ステツプ前に印加した入力パルスのＴｏ−（ｎ−１
）ｔが測定値である。伺第２図の処理手順に示すように
この後電源１２に０．２５ ポル） （Ｖ）ずつ異なる
供給電圧高電位４− Ｖｃｃの設定毎に測定を繰返して例えＵ６ｖ〜４ｖ間に
おける各Ｔを得る。このように測定するのでＤｕＴｌ当
りの総則定時間はステップ数りを平均３０．１ステツプ
の測定時間−；−０，５秒とずれば６ｖ−４ｖ間に９種
のＶｒ：ｃ があるのでＴｇ−４＝０．５秒Ｘ３０Ｘ９
＝］３５秒を必要とし］） １１ Ｔ ２の箇片数によ
っては長時間吉４１゛す、測定効率面において問題であ
った。
（ｄ） 発明の目的
本発明の目的は上記の問題を解決するため。
Ｄ ｕ Ｔを測定するに際し入力パルスのタイミングに
おける初期設定値Ｔｏは従来通りさしてもタイミングの
調整ステップにおける刻みを粗／精の２通りにわけて、
測定の前半は粗の例えは１１１倍の刻みで行うタイミン
グの調整ステップｍｔによる測定を施し、後半はタイミ
ングの調整刻みを最小単位のｔによっで精とするよう制
御して測定し７測定開始タイミングを前回の測定時の実
測値を基準に２回目以降の測定開始タイミングをするこ
とにより測定時間の短縮を行っ設定手段により従来に比
較して測定精度に影響を及ぼすことなく測定所要時間の
短い効率的な測定方法を提供しようとするものである。
おける初期設定値Ｔｏは従来通りさしてもタイミングの
調整ステップにおける刻みを粗／精の２通りにわけて、
測定の前半は粗の例えは１１１倍の刻みで行うタイミン
グの調整ステップｍｔによる測定を施し、後半はタイミ
ングの調整刻みを最小単位のｔによっで精とするよう制
御して測定し７測定開始タイミングを前回の測定時の実
測値を基準に２回目以降の測定開始タイミングをするこ
とにより測定時間の短縮を行っ設定手段により従来に比
較して測定精度に影響を及ぼすことなく測定所要時間の
短い効率的な測定方法を提供しようとするものである。
（ｅ） 発明の構成
この目的は、論理回路素子のスイッチング特性Ｑ′、測
定／ステ１、において、被測定体となる論理回路素子に
印加すべき供給電圧を設定値に従って出力する電源平段
、該素子に印加するクロック信号を発生する手段、クロ
ック信号を基準とする設定値に従ったタイミングより該
素子への入カッくルスを発生する手段１両信号または／
および素子の出力信号におけ乙レベルの変化ならびにそ
のタイミングを測定する手段を備えてなり、制御部は該
素子にクロック発生手段をしてクロック信号を印加せし
めると共に入力パルスを該素子ロフトの初回測定におい
ては、タイミング初期設定値Ｔｏより逐−梢ステップ値
ｔ ％ ＩＩＩ の粗調整刻みに設定しつつ印加せしめ
て得られる素子の出力信号における周期丁、ヲクロノク
信号周期τＢに対し２τＳ±αＬに設定し１こ第１の上
下閾値と比較して該素子が閾値）’Ｊ 、１： ！−Ｊ
逸脱して動作不良となるステップより動作平反タイｑン
クを潜る第１手順、第１手順における入力パルスの動作
不良タイミングステップ値の前ステップ値より逐−精ス
テップを刻みにＯ）タイミンク屯・こよる入力パルスを
印加し、素子の出力信号に、１５ける周期【１ を２τ
ｏ −＋−ｔに設定した第２の−」二下閾値と比較しＣ
該素子が動作不良となるステップにより動作不良タイミ
ングを得る第２手順、更に第２手順における入力パルス
の動作不良タイミンクステップ値の前ステップ値より逐
−精ステップ℃刻みのタイミングによる入力パルスを印
加しＣクロック信号を基準とする出力信号における遅延
時間ｔｐ・１ を標準遅延時間ｔｅａ士許容変ｋＪＪ値
βと比較してその逸脱の有無を測定手段により判定し９
次回以降ｎ回目の測定においては（ｎ −１）回目に千
５けるデータを参照しつ５第１手順の全部または先行Ｉ
−る一部を省略して第１手順に続く第２および第３手順
を実行し、第３手順に合格が得られるタイミングステッ
プ値を得る測定手順を、別途予め電源手段に設定した供
給電圧毎に繰７− 返し素子のスイッチング特性の測定を行うことを特徴と
する論理回路素子のスイッチング特性測定方法を提供す
ることによって達成することが出来る・ （ｆｌ 発明の実施例 以下図面を参照しつ＼本発明の一実施例について説明す
る。第４図は本発明の一実施例における論理回路素子の
スイッチング特性測定方法による処理手順図および第５
図はその入出力パルスの関係を示すタイムチャートであ
る。
定／ステ１、において、被測定体となる論理回路素子に
印加すべき供給電圧を設定値に従って出力する電源平段
、該素子に印加するクロック信号を発生する手段、クロ
ック信号を基準とする設定値に従ったタイミングより該
素子への入カッくルスを発生する手段１両信号または／
および素子の出力信号におけ乙レベルの変化ならびにそ
のタイミングを測定する手段を備えてなり、制御部は該
素子にクロック発生手段をしてクロック信号を印加せし
めると共に入力パルスを該素子ロフトの初回測定におい
ては、タイミング初期設定値Ｔｏより逐−梢ステップ値
ｔ ％ ＩＩＩ の粗調整刻みに設定しつつ印加せしめ
て得られる素子の出力信号における周期丁、ヲクロノク
信号周期τＢに対し２τＳ±αＬに設定し１こ第１の上
下閾値と比較して該素子が閾値）’Ｊ 、１： ！−Ｊ
逸脱して動作不良となるステップより動作平反タイｑン
クを潜る第１手順、第１手順における入力パルスの動作
不良タイミングステップ値の前ステップ値より逐−精ス
テップを刻みにＯ）タイミンク屯・こよる入力パルスを
印加し、素子の出力信号に、１５ける周期【１ を２τ
ｏ −＋−ｔに設定した第２の−」二下閾値と比較しＣ
該素子が動作不良となるステップにより動作不良タイミ
ングを得る第２手順、更に第２手順における入力パルス
の動作不良タイミンクステップ値の前ステップ値より逐
−精ステップ℃刻みのタイミングによる入力パルスを印
加しＣクロック信号を基準とする出力信号における遅延
時間ｔｐ・１ を標準遅延時間ｔｅａ士許容変ｋＪＪ値
βと比較してその逸脱の有無を測定手段により判定し９
次回以降ｎ回目の測定においては（ｎ −１）回目に千
５けるデータを参照しつ５第１手順の全部または先行Ｉ
−る一部を省略して第１手順に続く第２および第３手順
を実行し、第３手順に合格が得られるタイミングステッ
プ値を得る測定手順を、別途予め電源手段に設定した供
給電圧毎に繰７− 返し素子のスイッチング特性の測定を行うことを特徴と
する論理回路素子のスイッチング特性測定方法を提供す
ることによって達成することが出来る・ （ｆｌ 発明の実施例 以下図面を参照しつ＼本発明の一実施例について説明す
る。第４図は本発明の一実施例における論理回路素子の
スイッチング特性測定方法による処理手順図および第５
図はその入出力パルスの関係を示すタイムチャートであ
る。
本発明の一実施例においても制御部１１は蓄積する制御
プログラムおよび設定値等の制御データに従って構成各
部を制御し、ＤｕＴ２におけるデータ人力〜クロック入
力のセットアツプタイムＴを測定することに変りはない
が、制御プログラムおよび制御データを従来における第
２図の手順とは異にして第４図の処理手順によってセッ
トアツプタイムＴを測定する。従来と同様に入力パルス
のタイミング初期設定値Ｔｏより測定を開始するが第１
手順では逐一ステップ毎に従来の最小分解能８− ｔｏ′）ｍ倍を設定し、ｍｔ毎例えば従来のＩｎｓ 毎
に対しｍ ＝ １０のＩｏｎ日毎に減算しつＮ人力パル
スの印加タイミングを変えて、こ＼では出力パルスにお
ける周期τ１をクロック信号τ８を基準として設けた第
１の下閾値２τ日−αｔおよび上閾値２τｅ＋α切間に
あるかを判断する。伺αは任意の整数で良いが例えばα
＝３を設定する。このことは第５図５−３０に示す出力
パルスの消失や５−３Ｃ’に示す発振または歯抜けのよ
うな不良立上りの見逃し防止に有効である。１ステツプ
の調整量が大きいので第１手順におけるｍ−１０の例で
は従来の１０倍の速度例えば第５図５−２Ｃに示すＴＯ
より測定をＰ回繰返した時点で収勧し、出力パルス波形
がＦＡＩＬのタイミングに達する。この時のタイミング
はＴｏ−ｐｍｔ となる。
プログラムおよび設定値等の制御データに従って構成各
部を制御し、ＤｕＴ２におけるデータ人力〜クロック入
力のセットアツプタイムＴを測定することに変りはない
が、制御プログラムおよび制御データを従来における第
２図の手順とは異にして第４図の処理手順によってセッ
トアツプタイムＴを測定する。従来と同様に入力パルス
のタイミング初期設定値Ｔｏより測定を開始するが第１
手順では逐一ステップ毎に従来の最小分解能８− ｔｏ′）ｍ倍を設定し、ｍｔ毎例えば従来のＩｎｓ 毎
に対しｍ ＝ １０のＩｏｎ日毎に減算しつＮ人力パル
スの印加タイミングを変えて、こ＼では出力パルスにお
ける周期τ１をクロック信号τ８を基準として設けた第
１の下閾値２τ日−αｔおよび上閾値２τｅ＋α切間に
あるかを判断する。伺αは任意の整数で良いが例えばα
＝３を設定する。このことは第５図５−３０に示す出力
パルスの消失や５−３Ｃ’に示す発振または歯抜けのよ
うな不良立上りの見逃し防止に有効である。１ステツプ
の調整量が大きいので第１手順におけるｍ−１０の例で
は従来の１０倍の速度例えば第５図５−２Ｃに示すＴＯ
より測定をＰ回繰返した時点で収勧し、出力パルス波形
がＦＡＩＬのタイミングに達する。この時のタイミング
はＴｏ−ｐｍｔ となる。
次に第２手順で入力パルスのタイミングを１ステップ戻
しＴＯ−（Ｐ−１）ｍｔ とする。また第２手順では入
力パルスのタイミングの減算刻みを精のｔステップとし
、且出力パルスにおける周期をτ。
しＴＯ−（Ｐ−１）ｍｔ とする。また第２手順では入
力パルスのタイミングの減算刻みを精のｔステップとし
、且出力パルスにおける周期をτ。
を第２の下閾値２τｓ−ｔおよび上閾値２τｓ＋ｔの間
にあるかを判断し不合格のタイミング迄ｑ回続ける。タ
イムチャートに図示省略したがその出力パルス波形が５
−３ ｃ ／ ５−３ ｃ ’と同様の形となって出力
パルス波形がＦＡＩＬとなるタイミングはＴｏ−（（Ｐ
−１） ｍ＋４）ｔとなる 更に第３手順で人力パルス
のタイミングを１ステップ戻しＴｏ−（（Ｐ−１） ｍ
＋（ｑ−１） ）ｔとする。こ−で入力パルスを印加し
てクロックパルスに対する出カバ／ｌ／２の遅延時間ｔ
ｐｄ を標準遅延時間ｔｓｄ士許容変動値βに対し逸脱
がなければこの時のタイミングＴ＝Ｔｏ−（（Ｐ−１）
ｍ＋ （ｑ−１））ｔがめるセットアツプタイムである
。尚、規格によるこのｔｓｄ±許容変動値βを逸脱する
かステップの組合せ等で出力パルス波形が異常であれば
更に１ステツプｔだけ戻したＴ’ ＝Ｔｏ （（Ｐ−１
） ｍ＋ （ｑ −２） 〕ｔのタイミングでＰＡＳＳ
が得られる。この場合はＴＩをセットアツプタイムとす
る。本実施例でも第５図の処理手順に示すように電源１
２に０．２５Ｖずつ異なる設定毎に第１〜３手順を繰返
して測定を実行する。２回目以降は、１回目で測定でき
た値を参照し、第１手順をすべて省略して第２＋順より
開始するか第１手順の先行分を省略し例えば第１手順の
２ステツプ前のタイミングＴｏ −（Ｐ−２） ｍｔよ
り第１手順の残りから測定開始する。
にあるかを判断し不合格のタイミング迄ｑ回続ける。タ
イムチャートに図示省略したがその出力パルス波形が５
−３ ｃ ／ ５−３ ｃ ’と同様の形となって出力
パルス波形がＦＡＩＬとなるタイミングはＴｏ−（（Ｐ
−１） ｍ＋４）ｔとなる 更に第３手順で人力パルス
のタイミングを１ステップ戻しＴｏ−（（Ｐ−１） ｍ
＋（ｑ−１） ）ｔとする。こ−で入力パルスを印加し
てクロックパルスに対する出カバ／ｌ／２の遅延時間ｔ
ｐｄ を標準遅延時間ｔｓｄ士許容変動値βに対し逸脱
がなければこの時のタイミングＴ＝Ｔｏ−（（Ｐ−１）
ｍ＋ （ｑ−１））ｔがめるセットアツプタイムである
。尚、規格によるこのｔｓｄ±許容変動値βを逸脱する
かステップの組合せ等で出力パルス波形が異常であれば
更に１ステツプｔだけ戻したＴ’ ＝Ｔｏ （（Ｐ−１
） ｍ＋ （ｑ −２） 〕ｔのタイミングでＰＡＳＳ
が得られる。この場合はＴＩをセットアツプタイムとす
る。本実施例でも第５図の処理手順に示すように電源１
２に０．２５Ｖずつ異なる設定毎に第１〜３手順を繰返
して測定を実行する。２回目以降は、１回目で測定でき
た値を参照し、第１手順をすべて省略して第２＋順より
開始するか第１手順の先行分を省略し例えば第１手順の
２ステツプ前のタイミングＴｏ −（Ｐ−２） ｍｔよ
り第１手順の残りから測定開始する。
本発明の一実施例ではこのように構成されているので従
来と同様にＴｏ＝３Ｑｎθ、ｔ＝１ｎｏ、電源の設定を
９種の■θｃ、ｌステップを０．５秒としｌｍ＝１０と
おけば第２回目以降の測定では第１手順の繰返（７回数
１）は最大３．第２手順の繰返し回数ｑは最大ｐ≦ｍ十
α−１−１１からＯの間に出現するので平均数に６をお
き、第３手順に最悪の１回が発生するとすればＤｕＴ２
の測定に要する総時間は平均Ｔ’６〜４−０５秒ｘ （
３＋６＋１） ｘ９−４５秒に短縮され従来の１３５秒
に比較して１／３吉なる。
来と同様にＴｏ＝３Ｑｎθ、ｔ＝１ｎｏ、電源の設定を
９種の■θｃ、ｌステップを０．５秒としｌｍ＝１０と
おけば第２回目以降の測定では第１手順の繰返（７回数
１）は最大３．第２手順の繰返し回数ｑは最大ｐ≦ｍ十
α−１−１１からＯの間に出現するので平均数に６をお
き、第３手順に最悪の１回が発生するとすればＤｕＴ２
の測定に要する総時間は平均Ｔ’６〜４−０５秒ｘ （
３＋６＋１） ｘ９−４５秒に短縮され従来の１３５秒
に比較して１／３吉なる。
伺調整ステップが電源タイミング共減算形式とな・った
が電源電圧値を低位側を基準として開始しタイミングを
先行うロックより基準にとれば何れも加算形式のステッ
プとなるが、結果において変りはない。
が電源電圧値を低位側を基準として開始しタイミングを
先行うロックより基準にとれば何れも加算形式のステッ
プとなるが、結果において変りはない。
（ｇ）発明の効果
１１−
以上説明したように本発明によれは従来の人力パルスに
おけるタイミングの１ステツプを一律に精刻みにするの
に比較して、第１回目では粗／精の刻みを組合せて測定
することにより測定前半において粗刻みにおけるｎ１倍
の速度で収創させ、後半は従来と同様の精度で測定を実
行し更に第２回目以降は更に粗刻みよる第１手順のすべ
てまたはその一部が削除されるので、測定精度に影響を
及ぼすことなく測定所要時間の短い効率的な測定方法を
提供することが出来る１、
おけるタイミングの１ステツプを一律に精刻みにするの
に比較して、第１回目では粗／精の刻みを組合せて測定
することにより測定前半において粗刻みにおけるｎ１倍
の速度で収創させ、後半は従来と同様の精度で測定を実
行し更に第２回目以降は更に粗刻みよる第１手順のすべ
てまたはその一部が削除されるので、測定精度に影響を
及ぼすことなく測定所要時間の短い効率的な測定方法を
提供することが出来る１、
第１図に従来および本発明の一実施例における論理回路
素子のスイッチング遅延時間測定方法によるブロック図
、第２図は従来における測定方法 。 における処理手１―図、第３図はそのタイムチャート、
第４図は本発明の一実施例における論理回路素子のスイ
ッチング遅延時間測定方法による処理手順図および第５
図はそのタイムチャートを示す。 図において１は測定システム、２は被測定体となる論理
回路素子（ＤｕＴ）、１１は制御部、１２は１２− 電源、１３はクロック発生器、１４はパルス発生器、１
５ｔ、−ｘオ）・「Ｊスコープおよ＜、ｔｒ １６は負
荷である０
素子のスイッチング遅延時間測定方法によるブロック図
、第２図は従来における測定方法 。 における処理手１―図、第３図はそのタイムチャート、
第４図は本発明の一実施例における論理回路素子のスイ
ッチング遅延時間測定方法による処理手順図および第５
図はそのタイムチャートを示す。 図において１は測定システム、２は被測定体となる論理
回路素子（ＤｕＴ）、１１は制御部、１２は１２− 電源、１３はクロック発生器、１４はパルス発生器、１
５ｔ、−ｘオ）・「Ｊスコープおよ＜、ｔｒ １６は負
荷である０
Claims (1)
- 論理回路素子のスイッチング特性の測定システムにおい
て、被測定体となる論理回路素子に印加すべき供給電圧
を設定値に従って出力する電源手段、該素子に印加する
クロック信号を発生する手段、クロック信号を基準とす
る設定値に従ったタイミングより該素子への入力パルス
を発生する手段１両信号または／および素子の出力信号
におけるレベルの変化ならびにそのタイミングを測定す
る手段を備えてなり、制御部は該素子にクロック発生手
段をしてクロック信号を印加せしめると共に入力パルス
を該素子ロットの初回測定においては、タイミング初期
設定値Ｔｏより逐−精ステップ値ｔｘｍ の粗調整刻み
に設定しつＳ印加せしめて得られる素子の出力信号にお
ける周期τ１ をクロック信号周期τＳに対し２τ８±
α・ｔに設定した第１の上下閾値と比較して該素子が閾
値内より逸脱して動作不良となるステップより動作不良
タイミングを得る第１手順、第１手順における入力パル
スの動作不良タイミングステップ値の前ステップ値より
逐−精ステップを刻みにのタイミングによる入力パルス
を印加し、素子の出力信号における周期τ１ を２τθ
±尤に設定した第２の上下閾値と比較して該素子が動作
不良となるステップにより動作不良タイミングを得る第
２手順、更に第２手順における入力パルスの動作不良タ
イミングステップ値の前ステップ値より逐−楯ステンプ
を刻みのタイミングによる入力パルスを印加してクロッ
ク信号を基準とする出力信号における遅延時間ｔｐｄ
を標準遅延時間ｔｓｄ士許容変動値βと比較してその逸
脱の有無を測定手段により判定し１次回以降ｎ回目の測
定においては（ｎ−１，）回目におけるデータを参照し
つＮ第１手順の全部または先行する一部を省略して第１
手順に続く第２および第３手順を実行し、第３手順に合
格が得られるタイミングステップ値を得る測定手順を、
別途予め電源手段に設定した供給電圧毎に繰返し素子の
論理回路素子のスイッチング特性測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127317A JPS6018777A (ja) | 1983-07-13 | 1983-07-13 | 論理回路素子のスイツチング特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127317A JPS6018777A (ja) | 1983-07-13 | 1983-07-13 | 論理回路素子のスイツチング特性測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018777A true JPS6018777A (ja) | 1985-01-30 |
Family
ID=14956942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127317A Pending JPS6018777A (ja) | 1983-07-13 | 1983-07-13 | 論理回路素子のスイツチング特性測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018777A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110454A (ja) * | 1984-06-26 | 1986-01-17 | 住友ベークライト株式会社 | 化粧天板の製造方法 |
| JPS6110449A (ja) * | 1984-06-26 | 1986-01-17 | 住友ベークライト株式会社 | 水槽付化粧天板の製造方法 |
| JPH0511016A (ja) * | 1991-07-04 | 1993-01-19 | Sharp Corp | 集積回路検査装置 |
-
1983
- 1983-07-13 JP JP58127317A patent/JPS6018777A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110454A (ja) * | 1984-06-26 | 1986-01-17 | 住友ベークライト株式会社 | 化粧天板の製造方法 |
| JPS6110449A (ja) * | 1984-06-26 | 1986-01-17 | 住友ベークライト株式会社 | 水槽付化粧天板の製造方法 |
| JPS6255976B2 (ja) * | 1984-06-26 | 1987-11-24 | Sumitomo Bakelite Co | |
| JPS6255975B2 (ja) * | 1984-06-26 | 1987-11-24 | Sumitomo Bakelite Co | |
| JPH0511016A (ja) * | 1991-07-04 | 1993-01-19 | Sharp Corp | 集積回路検査装置 |
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