DE10141523A1

DE10141523A1 - Randanordnung und Sterilitätsmessung für elektronische Bauteile

Info

Publication number: DE10141523A1
Application number: DE10141523A
Authority: DE
Inventors: Burnell E West
Original assignee: Schlumberger Technologies Inc
Current assignee: NPTEST,LLC,(N.D.GES.D.STAATES DELAWARE), SAN JOSE,
Priority date: 2000-08-25
Filing date: 2001-08-24
Publication date: 2002-06-06
Also published as: KR20020016581A; US6622107B1; FR2814876A1; TW542916B; JP2002139553A

Abstract

Eine Vorrichtung vergleicht die Verzögerungszeit von elektronischen Bauelementen (wie einer integrierten Schaltung) durch Verwendung der Metastabilität eines Flip-Flops oder ähnlichen Speicherelementen. Die Vorrichtung weist eine Abtastimpulsquelle auf, die über eine Ausgabeleitung mit einem Steueranschluss einer Musterquelle verbunden ist und mit einem Eingabeanschluss einer variablen Taktverzögerungseinrichtung. Die Abtastimpulsquelle triggert die Musterquelle, damit diese als Ausgabesignal eine Folge von Signalen an einen Eingabeanschluss des zu testenden Bauteils oder der zu testenden Einrichtung (DUT) übermittelt. Das DUT übermittelt die Signale an ein Flip-Flop. Das Ausgabesignal des Flip-Flops wird nach einer Verzögerung eingefangen. Die Verzögerungszeit des DUTs wird bestimmt durch Zusammenfallen der Taktsignalflanke mit der Datensignalflanke beim Flip-Flop, so dass das Flip-Flop in den Mehrdeutigkeitsbereich eintritt. Sind einmal die Verzögerungseinstellungen, die den Mehrdeutigkeitsbereich bei der gleichen Verzögerung bestimmen, für verschiedene DUTs bestimmt, werden sie verglichen, um festzustellen, welches DUT die geringste Verzögerungszeit aufweist. Die Vorrichtung bestimmt auch Haltezeit und Aufbauzeit der elektronischen Bauteile. Bei dieser Verwendung wird das DUT durch die variable Taktverzögerungseinrichtung getaktet und das Ausgabesignal des DUT nach einer Verzögerung eingefangen. Die Summe von Aufbauzeit und Haltezeit wird bestimmt durch Koinzidenz ...

Description

Die Erfindung betrifft ein Testen von elektronischen Bauteilen und insbesondere eine Vorrichtung und ein Verfahren, welche Verzögerungszeit, Aufbauzeit und Haltezeit der zu testenden elektronischen Bauteile messen.

Genaue Zeitmessungen von Verzögerungszeit, Aufbauzeit und Haltezeit von elektroni schen Bauteilen sind notwendig, um moderne elektronische Instrumente und Testsys teme zu entwerfen. Eine Möglichkeit zur Beschreibung der Zeitmessung eines Signals besteht darin, dieses Signal als einen Rand oder eine Flanke zu bezeichnen, welches einen Übergang zwischen zwei Spannungspegeln darstellt, die eine logische "0" und eine logische "1" in einem Digitalsystem entsprechen, und die Anordnungsgenauigkeit dieses Randes oder der Flanke in Bezug auf eine bestimmte Position zu spezifizieren.

Automatische Testsysteme, die zur Charakterisierung oder Qualifizierung integrierter Schaltkreise (IC) entworfen wurden, werden häufig dahingehend spezifiziert, dass sie eine Signalflankenanordnungsgenauigkeit aufweisen, die in Picosekunden (ps) gemes sen wird, wie z. B. ± 50 ps. Die Flankenanordnungsgenauigkeit solcher automatischer Testsysteme enthält angesammelte Fehler einer Anzahl unterschiedlichen Bauteilen in dem Zeitpfad der automatischen Testsysteme. Diese Bauteile müssen mit einer Genau igkeit weit besser als die Fähigkeit automatischer Testsysteme charakterisiert und quali fiziert werden, da die Fehler jedes dieser Bauteile sich entlang des Pfades akkumulie ren. Sind die Fehler weiterhin systematische Fehler, können sie in Abhängigkeit von ih rer Natur direkt addiert werden. Ergeben sich die Fehler weiterhin aufgrund eines Zu fallsrauschen, können sie in Quadratur addiert werden, d. h. jeder Fehler wird quadriert und aus der Fehlersumme die Quadratwurzel gezogen. Folglich ist es notwendig, sehr genau die systematischen und zufälligen Komponente der Zeitfehler zu kennen, die durch alle Bauteile im Zeitpfad der automatischen Testsysteme eingeführt werden, um sicherzustellen, dass die automatischen Testsysteme einer spezifizierten Flankenanord nungsgenauigkeit genügen.

Es gibt viele Instrumente, die zur Messung der Zeitcharakteristika elektrischer Signale entworfen wurden, wie Echtzeitoszilloskope, Sampling-Oszilloskope, Zeitintervallmess einrichtungen und Spektralanalysatoren. Um deren Genauigkeit und Stabilität zu mes sen, messen diese Instrumente ein entlang eines genau bekannten Verzögerungspfad durchlaufendes Signal. Die Messungen dieser Instrumente werden verglichen mit einer Zeitverzögerung, die von der bekannten Länge des Verzögerungspfades abgeleitet wird. Ein solcher Verzögerungspfad ist eine Koaxialleitung. In einer Koaxialsignalleitung ist bekannt, dass die Laufzeit oder Verzögerungszeit eines elektrischen Signals die Licht geschwindigkeit im Vakuum multipliziert mit dem Inversen der Quadratwurzel der die lektrischen Konstante des den inneren und äußeren Leiter der Koaxialsignalleitung tren nenden dielektrischen Materials ist. Das dielektrische Material kann Luft sein, falls die Koaxialsignalleitung aus einem festen Metall ist. Die Dielektrizitätskonstante von Luft ist gut bekannt, bei jeder gegebenen Temperatur und Feuchtigkeit. Eine solche bekannte Koaxialsignalleitung ist durch zwei feste Luftdielektrikum-Verzögerungsleitungen vari abler Länge gebildet, die durch eine U-Verbindung miteinander gepaart sind. Eine sol che wird im Folgenden als "Trombone" bezeichnet.

Ein bekanntes Oszilloskop hoher Güte hat eine Genauigkeit von ½ bis 1 Picosekunde. Da die Anforderungen für genauere automatische Testausrüstungen anwachsen, steigt ebenfalls die Nachfrage nach genaueren Instrumenten zur Charakterisierung und Quali fizierung der Bauteile der automatischen Testausrüstungen. Folglich werden eine Vor richtung und ein Verfahren benötigt, dass die elektronischen Bauteile eines automati schen Testsystems mit hoher Genauigkeit charakterisieren und qualifizieren kann, wobei die elektronischen Bauteile die integrierten Schaltkreise und diskrete Bauteile umfassen.

Eine Vorrichtung wird bereitgestellt zum Vergleich der Verzögerungszeiten von elektro nischen Bauteilen, wie Transistoren, integrierten Schaltkreisen und Zwischenverbindun gen für integrierte Schaltkreise. Die Vorrichtung weist eine Abtastimpulsquelle mit einer Ausgabeleitung auf, die mit einem Steueranschluss einer Musterquelle und einem Ein gabeanschluss einer Signalverzögerung mit variablem Takt verbunden ist. Die Abtast impulsquelle triggert die Musterquelle zur Ausgabe eines Signals einer vorgegebenen Folge von logischen Signalen, welche "0" und "1" sind, an einem Eingabeanschluss des Bauteils oder der Vorrichtung, die gerade getestet wird, genannt DUT. Das DUT führt die Reihe von logischen "0" und "1" zu einem ersten Flip-Flop (oder anderem Speicher element). Der erste Flip-Flop übermittelt die von dem DUT empfangenen Signale an einen zweiten Flip-Flop (oder anderen Speicherbauteil) zu jedem Zeitpunkt, wenn das erste Flip-Flop durch die variable Taktsignalverzögerung betaktet wird. Das zweite Flip- Flop übermittelt das vom ersten Flip-Flop empfangene Signal weiter, wenn es getaktet wird.

Um die Verzögerungszeit der DUT's zu vergleichen, führt die Musterquelle die gleiche Reihe von logischen "0" und "1" zu jedem DUT. Die variable Taktsignalverzögerung wird verwendet, um die Taktsignalflanke zum ersten Flip-Flop hin und zurück zu bewegen, so dass das erste Flip-Flop die Taktsignalflanke im Wesentlichen zur gleichen Zeit wie die Datensignalflanke hält, d. h. den Übergang des DUT-Ausgabesignals von einem logi schen Zustand zum anderen. Diese Zeitausrichtung triggert das Flip-Flop in einen be kannten kurzlebigen Zwischenzustand, genannt "Metastabilität". Das zweite Flip-Flop speichert Ausgabesignale des ersten Flip-Flop und beendet die Metastabilität des ersten Flip-Flop.

Wenn das erste Flip-Flop die Taktsignalflanke und die Datensignalflanke im Wesentli chen zur gleichen Zeit empfängt, wird das Ausgabesignal des ersten Flip-Flop unvorher sagbar, d. h., es variiert zwischen logischer "0" und "1", bei der normalen Verzögerungs zeit des ersten Flip-Flop, wenn die Einstellzeit oder die Haltezeit des ersten Flip-Flop gestört wird. Der Zeitbereich, in dem die Taktsignalflanke so nahe zur Datensignalflanke kommt, dass das Ausgabesignal bei der normalen Verzögerungszeit unvorhersagbar ist, wird metastabiler Bereich genannt. Der Zeitbereich, in dem die Taktsignalflanke so nahe an der Datensignalflanke ist, dass das Ausgabesignal nach einer Zeitperiode viel größer als die normale Verzögerungszeit unvorhersehbar ist, wird als Mehrdeutigkeitsbereich bezeichnet. Der Mehrdeutigkeitsbereich kann kurz sein, falls das Ausgabesignal des ersten Flip-Flop Zeit über die normale Verzögerungszeit zur Beruhigung erhält. Durch Bewegen der Taktsignalflanke hin und weg zum ersten Flip-Flop in der Zeit, wird der Mehrdeutigkeitsbereich (mit der darin angeordneten Datensignalflanke) von dem Aus gabesignal des ersten Flip-Flop, das vom zweiten Flip-Flop aufgezeichnet wurde, be stimmt. Folglich kann die Datensignalflanke mit hoher Genauigkeit lokalisiert werden, wenn das zweite Flip-Flop das Ausgabesignals des ersten Flip-Flop nach einer Zeit weiterführt, die über die normale Verzögerungszeit des ersten Flip-Flop (erweiterte Ver zögerung) verlängert ist.

Bei einem Ausführungsbeispiel taktet das variable Taktverzögerungssignal den ersten Flip-Flop und den zweiten Flip-Flop zur gleichen Zeit, wodurch eine Eintaktzyklusverzö gerung zur Propagation des Ausgabesignals des ersten Flip-Flop durch das zweite Flip- Flop erzeugt wird. Der Eintaktzyklus der Verzögerung stellt die erweiterte Verzögerung dar, die zur Erzeugung eines kurzen Mehrdeutigkeitsbereichs benötigt wird, um die Da tensignalflanke zu lokalisieren. Nach dem die Verzögerungen der variablen Taktverzö gerung, die die Mehrdeutigkeitsbereiche der DUT's unter der gleichen Eingabe und der gleichen erweiterten Verzögerung erzeugen, lokalisiert sind, können sie verglichen wer den, um festzustellen, welches DUT die geringste Verzögerungszeit aufweist. Folglich können Vorrichtung und zugehöriges Verfahren die Fortpflanzungsverzögerungen ver schiedener DUT's mit großer Genauigkeit charakterisieren und qualifizieren.

Eine Vorrichtung ist weiterhin vorgesehen, um die Aufbauzeit und die Haltezeit der DUT's zu vergleichen: Bei einem Ausführungsbeispiel übermittelt die variable Taktver zögerung Taktsignale zum DUT. Um die Aufbauzeit und die Haltezeit der DUT's zu ver gleichen, führt die Musterquelle die gleiche Folge von logischen Signal "0" und "1" zu jedem DUT. Die variable Taktverzögerung wird verwendet, um die Taktsignalflanke zu jedem DUT und von diesem weg zu bewegen, so dass das DUT die Taktsignalflanke im Wesentlichen gleichzeitig wie die Datensignalflanke, d. h. den Übergang der DUT- Eingabe von einem logischen Zustand zum anderen, empfängt. Das erste Flip-Flop wird verwendet, um das sich ergebende Ausgabesignal des DUT aufzuzeichnen.

Empfängt das DUT die Taktsignalflanke im Wesentlichen zur gleichen Zeit wie die Da tensignalflanke, wird das sich ergebende Ausgabesignal des DUT unvorhersagbar, d. h. es variiert zwischen logisch "0" und "1", bei einer Fortpflanzungsverzögerung des DUT, falls die Aufbauzeit oder die Haltezeit des DUT gestört sind. Die Aufbauzeit des DUT ist nicht erfüllt, wenn die Taktsignalflanke nicht ausreichend nach der Datensignalflanke ankommt. Die Haltezeit des DUT ist nicht erfüllt, wenn die Taktsignalflanke nicht ausrei chend vor der Datensignalflanke ankommt. Folglich ist der Zeitbereich, in dem die Takt signalflanke der Datensignalflanke so nahe kommt, dass das Ausgabesignal des DUT unvorhersehbar ist (der Mehrdeutigkeitsbereich), die Summe der Aufbauzeit und der Haltezeit des DUT bei einer Fortpflanzungsverzögerung, wenn das erste Flip-Flop das Ausgabesignal des DUT aufzeichnet. Durch Bewegen der Taktsignalflanke hin und zu rück, werden die Mehrdeutigkeitsbereiche des jeden DUT bei gleicher Fortpflanzungs verzögerung oder Verzögerungszeit durch das Ausgabesignal des DUT aufgezeichnet durch das erste Flip-Flop bestimmt.

Bei einem Ausführungsbeispiel taktet die variable Taktverzögerung das DUT und das erste Flip-Flop, wodurch eine Eintaktzyklusverzögerung der Verzögerungszeit erzeugt wird, zu der das erste Flip-Flop das Ausgabesignal des DUT aufzeichnet. Mit anderen Worten, Aufbauzeit und Haltezeit eines jeden DUT werden bestimmt bei der Verzöge rungszeit des Eintaktzyklus. Sind einmal alle Verzögerungen der variablen Taktverzöge rung, die alle Mehrdeutigkeitsbereiche der DUT's bei der Verzögerungszeit erzeugen, bestimmt, können diese verglichen werden, um festzustellen, welches DUT die ge ringste Aufbauzeit und Haltezeit hat. Folglich können Vorrichtung und zugehörigen Ver fahren die Aufbauzeit und die Haltezeit unterschiedlicher DUT's mit großer Genauigkeit charakterisieren und qualifizieren.

Es zeigen:

Fig. 1 eine Testvorrichtung gemäß einem ersten Ausführungsbeispiel;

Fig. 2 eine Implementation einer variablen Taktverzögerungsstruktur nach Fig. 1;

Fig. 3A und 3B Implementation einer Taktverzögerungsstruktur nach Fig. 1;

Fig. 4 eine Verzögerungszeit als Funktion der Dateneingabezeit relativ zur Takteinga bezeit;

Fig. 5 ein Ablaufdiagramm der Eingabe- und Ausgabesignale der getesteten Einrich tung, der Taktsignale zu einem Flip-Flop nach Fig. 1, das zum Auffangen des Ausgabesignals der getesteten Einrichtung dient, und des Ausgabesignals eines Flip-Flop;

Fig. 6 die Wahrscheinlichkeit eines Flip-Flop nach Fig. 1 zum Aufzeichnen einer logi schen "1" von dem Ausgabesignal eines Flip-Flop bei verschiedenen Taktsigna len zu einem Flip-Flop;

Fig. 7 ein Verfahren zum Vergleich der Verzögerungszeit von getesteten Einrichtungen gemäß einem ersten Ausführungsbeispiel;

Fig. 8 Eingabesignal und Taktsignal einer getesteten Einrichtung und vom Flip-Flop empfangene Ausgabesignale, und

Fig. 9 ein Verfahren zum Vergleich von Aufbauzeit und Haltezeit von getesteten Ein richtungen gemäß einem Ausführungsbeispiel.

Im Folgenden kennzeichnen gleiche Bezugszeichen in unterschiedlichen Figuren jeweils gleiche oder ähnliche Bauteile.

Fig. 1 zeigt ein Blockdiagramm einer Testvorrichtung 100 in Übereinstimmung mit vor liegender Offenbarung. Ein Musterspeicher 1 weist eine Ausgabeleitung 20 auf, die mit einem Eingabeanschluss 22 eines flankengetriggerten D Flip-Flop 2 verbunden ist. Musterspeicher 1 weist weiterhin eine Ausgabeleitung 24 auf, die mit einem Eingabean schluss 26 eines flankengetriggerten D Flip-Flop 3 verbunden ist. Musterspeicher 1 spei chert eine oder mehrere Muster von logischen "0" und "1" (Testmuster) zum Testen ei nes oder einer zu testenden Bauteils oder Vorrichtung (DUT) 4. Musterspeicher 1 emp fängt ein Testmuster von einem üblichen Computer 16 über einen Eingang 84. Muster speicher 1 ist beispielsweise ein Motorola MC10H145 16 × 4 Bitregisterfile (RAM) von Motorola Inc. aus Schaumburg, Illinois. Flip-Flops 2 und 3 sind beispielsweise Motorola MC10EL52 differentielle Daten- und Takt-D Flip-Flops. DUT 4 umfasst integrierte Schaltkreise, gedruckte Schaltkreisschaltungen, statische Verzögerungsleitungen, Verbinder, elektronische Wandler oder andere elektronische Bauteile, dessen Signal fortpflanzung charakterisiert oder qualifiziert werden muss. Wie man als Fachmann ver stehen wird, kann ein Prozessor oder Mikrocontroller anstelle eines bekannten Compu ters 16 zur Steuerung der Funktion 100 verwendet werden.

Flip-Flop 2 hat eine Ausgabeleitung 28, die mit einem Eingabeanschluss 30 des DUT 4 (nicht Teil der Vorrichtung 100) verbunden ist. Flip-Flop 3 hat eine Ausgabeleitung 32, die mit einem Eingabeanschluss 34 des DUT 4 verbunden ist. Bei einer Implementie rung ist Anschluss 34 ein Taktanschluss. Bei dieser Implementierung stellt Flip-Flop 2 das Eingabe(daten)signal für DUT 4 und Flip-Flop 3 das Taktsignal für DUT 4 bereit. Bei einer Implementierung ist DUT 4 mit Vorrichtung 100 durch eine Testbefestigungsan ordnung mit Buchsen, die Stiften des DUT 4 entsprechen, gekoppelt.

Ausgabeleitungen 20 und 24 des Musterspeichers 1 können direkt mit den entsprechen den Eingabeanschlüssen 30 und 34 gekoppelt werden. Wird allerdings das Testmuster komplex, wird der Ausgabesignalablauf des Musterspeichers 1 weniger genau. Folglich werden die Flip-Flops 2 und 3 verwendet, um eine zusätzliche Steuerung bezüglich des Ausgabesignalablaufs der Testmuster des Musterspeichers 1 bereitzustellen. Da Flip- Flops 2 und 3 das gleiche Taktsignal wie Musterspeicher 1 erhalten, geben Flip-Flops 2 und 3 vom Musterspeicher 1 empfangene Signal zum DUT 4 mit einer Verzögerung von einem Taktzyklus ab.

DUT 4 hat eine Ausgabeleitung 36, die mit einem Eingabeanschluss 38 eines flanken getriggerten D Flip-Flops 6 gekoppelt ist. Flip-Flop 6 hat eine Ausgabeleitung 44, die mit einem Eingabeanschluss 46 eines flankengetriggerten D Flip-Flop 8 und einem Einga beanschluss 53 eines Multiplexer (Mux) 5 gekoppelt ist. Flip-Flop 8 hat eine Ausgabe leitung 55, die mit einem Eingabeanschluss 54 des Mux 5 gekoppelt ist. Mux 5 hat eine Ausgabeleitung 57, die mit einem Eingabeanschluss 50 mit einem Einfangspeichers 9 verbunden ist. Mux 5 wird durch Computer 16 über einen Steueranschluss 52 gesteuert. Einfangspeicher 9 ist vom gleichen Typ wie Musterspeicher 1. Flip-Flop 6 und 8 sind vom gleichen Typ wie Flip-Flops 2 und 3.

Eine Taktsignalquelle (Abtastimpulsquelle) 10 hat eine Ausgabeleitung 56, die mit ei nem Taktanschluss 58 einer Taktausgangsfächerung 11 und einem Taktanschluss 66 einer variablen Taktverzögerung 12 verbunden ist. Takt 10 wird durch einen bekannten Computer 16 über Steueranschluss 88 gesteuert, d. h. das Takten oder Nichttanken an derer Bauteile. Takter 10 ist beispielsweise ein bekannter getasteter Ringoszillator. Taktausgangsfächerung 11 ist beispielsweise ein Edge E118 Taktausgangsfächerer von Edge Semiconductor Inc. aus San Diego, Kalifornien.

Fig. 2 zeigt bildhaft eine Implementierung einer variablen Taktverzögerung 12. Variable Taktverzögerung 12 weist zwei justierbare feste Luftdielektrikum-Verzögerungsleitungen 202 und 204 auf, die ein Paar von Enden aufweisen, das durch eine U-Verbindung 206 verbunden ist, und auf einem linearen Positioniertisch 208 montiert sind. Das andere Paar von Enden ist auf einer Basisplatte 210 (im Folgenden allgemein als Trombon be zeichnet). Das Trombon ist beispielsweise von der Modellnummer St-05 SMA von Mic rolab/FXR aus Livingston, New Jersey. Der lineare Positioniertisch 208 kann durch ei nen zugeordneten Vernierschraubenjustiermechanismus justiert werden, der eine Auflö sung von wenigstens 0,02 mm der Länge der Leitungen 202 und 204 bereitstellt, was zu einer Auflösung von wenigstens 12 Femtosekunden für die gesamte Signalverzöge rungszeit durch den Trombon führt.

Taktausgangsfächerung 11 hat Taktausgabeleitungen 62, die mit einem Taktanschluss 64 des Musterspeichers 1 und einem Taktanschluss 66 des Flip-Flop 2 verbunden sind. Wird getaktet, gibt der Musterspeicher 1 eine logische "0" oder "1" an Flip-Flop 2 aus. Taktverzögerung 12 hat eine Taktausgabeleitung 68, die mit einem Taktanschluss 70 eines Taktausgangsfächerung 13 verbunden ist, der vom gleichen Typ wie Taktaus gangsfächerung 11 ist. Taktausgangsfächerung 13 hat Taktausgabeleitung 72, die mit einem Taktanschluss 74 des Flip-Flop 3, einem Taktanschluss 78 des Flip-Flop 6, einem Taktanschluss 82 des Taktverzögerers 15 und einem Eingabeanschluss 76 des Mux 7 verbunden sind. Taktverzögerer 15 hat eine Taktausgabeleitung 84, die mit einem Takt anschluss 86 eines Flip-Flop 8 und einen Eingabeanschluss 132 einer festen Verzöge rung 134 verbunden ist. Feste Verzögerung 134 hat eine Ausgabeleitung 136, die mit einem Eingabeanschluss 75 des Mux 7 verbunden ist. Feste Verzögerung 134 ist bei spielsweise eine gedruckte Schaltkreisspurverzögerung von ungefähr einer halben Na nosekunde (d. h. ungefähr 3 Inch in der Länge). Mux 7 hat eine Ausgabeleitung 79, die mit einem Taktanschluss 80 des Einfangspeichers 9 verbunden ist. Mux 7 wird durch Computer 90 über einen Steueranschluss 77 gesteuert.

Fig. 3A zeigt eine Implementierung einer Taktverzögerung 15, im Folgenden als Takt verzögerung 15-1 bezeichnet. Bei der Taktverzögerung 15-1 ist Anschluss 82 direkt mit Ausgabeleitung 84 verbunden. Taktverzögerung 15-1 verwendet das Verhalten von D Flip-Flops zur Erzeugung einer Eintaktzyklusverzögerung des vom Flip-Flop 6 zum Flip- Flop 8 übermittelnden Signals. Wenn Taktverzögerung 15-1 verwendet wird, werden Flip-Flop 6 und Flip-Flop 8 durch das gleiche Taktsignal getaktet. Folglich gibt Flip-Flop 6 ein Signal zum Flip-Flop 8 aus und Flip-Flop 8 wird dieses Signal nicht weiterführen, bis zum nächsten Taktzyklus, in dem es getaktet wird.

Fig. 38 zeigt schematisch eine weitere Implementierung einer Taktverzögerung 14, die im Folgenden als Taktverzögerung 15-2 bezeichnet wird. Taktverzögerung 15-2 weist ein UND-Gatter 102 mit einem Eingabeanschluss 104 auf, der mit einem Anschluss 82 über eine Leitung 106 verschaltet ist. UND-Gatter 102 hat weiterhin einen Eingabean schluss 108, der mit einer Ausgabeleitung 110 eines programmierbaren Zählers 112 verschaltet ist. Zähler 112 zählt die Anzahl der am Eingabeanschluss 118 empfangenen Taktsignale, welcher Eingabeanschluss mit Anschluss 82 über Leitung 106 verschaltet ist. Erreicht Zähler 112 einen voreingestellten Zählwert, gibt er ein Aktivsignal auf Lei tung 110 aus. Falls UND-Gatter 102 auch das Aktivsignal vom Anschluss 82 empfängt, gibt UND-Gatter 102 ein Aktivsignal auf Leitung 84 aus. Die voreingestellte Zählung des Zählers 112 wird durch Computer 16 über einen Anschluss 116 eingestellt, der mit ei nem Anschluss 95 über einen Bus 114 verschaltet ist. Computer 16 kann auch die lau fende Zählung des Zählers 112 über Anschluss 116 zurücksetzen. Zähler 112 ist bei spielsweise ein Motorola 8-Bitsynchronbinärhochzähler MC10E016.

Ein Computer 16 steuert die Tätigkeiten der Vorrichtung 100. Computer 16 weist eine Ausgabeleitung 94 auf, die mit einem Steueranschluss 77 von Mux 7 verbunden ist, eine Ausgabeleitung 96, die mit Steueranschluss 52 von Mux 5 verbunden ist, einen Bus 99, der mit einem Anschluss 95 der Taktverzögerung 15 verbunden ist, eine Steuerleitung 97, die mit Steueranschluss 88 eines Taktgebers 10 verbunden ist, und einen Bus 98, der mit einem Anschluss 84 des Musterspeichers 1 verschaltet ist. Computer 16 weist weiterhin einen Anschluss 90 auf, der mit einem Bus 92 eines Fangspeichers 9 ver schaltet ist, um die Ausgabeergebnisse, die Fangspeicher 9 aufgezeichnet hat, zu empfangen. Bei einer Implementierung weist Computer 16 eine Eingabe/Ausga besignalregisterkarte auf, die die Steuerung der Eingabe/Ausgabeleitungen durch Com puter 16 ermöglicht. Eingabe/Ausgabesignalregisterkarte ist beispielsweise eine PCI- 6601 von National Instrument aus Austin, Texas.

Folgende Gleichung drückt den metastabilen Charakter eines Flip-Flop aus:

T_W(T_D) = T_P × 10^-(Δt/ ^τ ⁾,

wobei T_W der Mehrdeutigkeitsbereich, T_D die erweiterte Verzögerung, T_P die normale Verzögerungszeit, Δt die überschüssige Verzögerung (T_D-T_P) und τ die Auflösungszeit konstante des Flip-Flop ist. Fig. 4 zeigt grafisch die Verzögerungszeit verursacht durch die Metastabilität des Flip-Flop als Funktion der Dateneingabezeit relativ zur Takteinga bezeit. Mehrdeutigkeitsbereich T_W ist der Bereich der Dateneingabezeiten relativ zur Takteingabezeit T₀, für den das Ausgabesignal des Flip-Flop unvorhersagbar ist (variiert zwischen "0" und "1") bei erweiterter Verzögerung T_D. Mit anderen Worten, das Ausga besignal des Flip-Flop bei erweiterter Verzögerung T_D ist unvorhersagbar, falls die Da tensignalflanke vor oder nach der Takteingabezeit 10 in dem als T_W bezeichneten Be reich ankommt.

Diese Charakteristika eines Flip-Flop werden verwendet, um die Dateneingabezeit (Da tensignalflanke) von Flip-Flop 6 zu lokalisieren, was der Dateneingabezeit des DUT 4 entspricht. Falls alle durch Vorrichtung 100 getesteten DUTs dem gleichen Eingabesig nal unterliegen, entsprechen dann die Ausgabesignalzeiten der DUT's deren relativer Verzögerungszeit. Flip-Flop 6 fängt (weitergibt) das Ausgabesignal eines jeden DUT unter einem Bereich von Taktsignaleingabezeiten (Taktsignalflanke) gesteuert über Ver zögerung verursacht durch variable Taktverzögerung 12 durch Variieren der Länge der Verzögerungsleitungen 202 und 204. Das Ausgabesignal des Flip-Flop 6 unter jeder Takteingabezeit wird wiederholt gefangen bei einer erweiterten Verzögerung T_D. Takt verzögerung 15 erzeugt das Taktsignal bei erweiterter Verzögerung T_D an Flip-Flop 8, so dass dieses das Ausgabesignal des Flip-Flop 6 Anfangsspeicher 9 bei erweiterter Verzögerung T_D weiterführt. Fangspeicher 9 zeichnet das Ausgabesignal des Flip-Flop 8 auf und Computer 16 liest die aufgezeichneten Daten des Fangspeichers 9 aus. Com puter 16 kann die aufgezeichneten Daten analysieren, um den Mehrdeutigkeitsbereich unter der erweiterten Verzögerung T_D zu bestimmen, der zwischen wenigstens zwei Takteingabezeiten (d. h. die Verzögerungseinstellungen der variablen Taktverzögerung 12) lokalisiert ist, was die unvorhersagbaren Ausgabesignale vom Flip-Flop 6 verur sacht.

Wenn Taktverzögerer 15-2 verwendet wird, werden Flip-Flop 8 und Fangspeicher 9 nur einmal nach Erreichen der vorbestimmten Zählung durch programmierbaren Speicher 112 getaktet. Die Verwendung des Taktverzögerers 15-2 spart Speicher, da nur ein Ausgabesignal von Flip-Flop 8 aufgezeichnet wird.

Die erweiterte oder vergrößerte Verzögerung T_D von Flip-Flop 8 stellt die Auflösung ein, in der die Dateneingabezeit lokalisiert werden kann (Datensignalflankenauflösung). Nach Fig. 4 nimmt, falls die erweiterte Verzögerung T_D von T_D1 auf T_D2 anwächst, der Mehrdeutigkeitsbereich von T_W1 auf T_W2 ab. Während das oben beschriebene Ausfüh rungsbeispiel eine erweiterte Verzögerung T_D von einem Taktzyklus verwendet, können größere erweiterte Verzögerungen T_D verwendet werden, um die Datensignalflanken auflösung zu erhöhen. Allerdings kann die Datensignalflankenauflösung nicht größer als die Auflösung sein, bis zu welcher die Takteingabezeit justiert werden können (Taktsig nalflankenauflösung). Ist die Datensignalflankenauflösung größer als die Taktsignalflan kenauflösung, kann der Mehrdeutigkeitsbereich übersprungen werden, falls die Ausga besignalmessungen bei einer Dateneingabezeit auf der einen Seite des Mehrdeutig keitsbereichs und einer weiteren Dateneingabezeit auf der anderen Seite des Mehrdeu tigkeitsbereichs aufgezeichnet wurden. Die vorangehend beschriebenen Trombone (Fig. 2) ermöglichen eine hohe Auflösung der Verzögerung der Taktsignalflanken und folglich kann die Datensignalflanke mit hoher Auflösung unter Verwendung der Vorrichtung 100 lokalisiert werden.

Fig. 5 zeigt ein beispielhaftes Ablaufdiagramm des Eingabesignals an DUT 4, des Aus gabesignals von DUT 4 (das Eingabesignal an Flip-Flop 6), verschiedene Taktsignale an Flip-Flop 6 und das Ausgabesignal von Flip-Flop 6, aufgefangen von Flip-Flop 8. Bei T₁ und T₂ erreichen entsprechende Taktsignalflanken 120 und 122 Flip-Flop 6 ausreichend vor der Datensignalflanke 130, um der Aufbauzeit und der Haltezeit des Flip-Flop 6 zu genügen, so dass das Ausgabesignal des Flip-Flop 6 immer eine logische "1" ist, wenn aufgefangen durch Flip-Flop 8 bei erweiterter Verzögerung T_D (ein Taktzyklus). Bei T₆ erreicht die Taktsignalflanke 124 Flip-Flop 6 zur im Wesentlichen gleichen Zeit wie Da tensignalflanke 130, so dass Aufbauzeit oder Haltezeit von Flip-Flop 6 gestört sind. Folglich variiert das Ausgabesignal von Flip-Flop 6 zwischen "1" und "0" (dargestellt durch "?" bei der Ausgabe von Flip-Flop 6 in Fig. 5), wenn aufgefangen durch Flip-Flop 8 bei erweiterter Verzögerung T_D. Bei T₁₀ und T₁₁ erreichen entsprechende Tastsignal flanken 126 und 128 Flip-Flop 6 ausreichend nach Datensignalflanke 130, um der Auf bauzeit und der Haltezeit von Flip-Flop 6 zu genügen, so dass das Ausgabesignal von Flip-Flop 6 immer logisch "0" ist, wenn aufgefangen durch Flip-Flop 8 bei erweiterter Verzögerung T_D2.

Fig. 6 zeigt eine Darstellung des Ausgabesignals des Flip-Flop 6 (Horizontalachse) als Prozent der logischen "1" die bei extendierter Verzögerung T_D für DUT 4 von Verzöge rung 2 bis Verzögerung 10 (vertikale Achse) aufgezeichnet wurden. Bei einer Implemen tierung wird das Ausgabesignal des Flip-Flop 6 wenigstens 100 mal gemessen. Bei Ver zögerung 2 ist das Ausgabesignal des Flip-Flop 6 vollständig "1". Von Verzögerung 3 bis Verzögerung 9 ist das Ausgabesignal des Flip-Flop 6 eine Mischung aus "1" und "0" und der Anteil der logischen "1" nimmt von Verzögerung 3 bis Verzögerung 9 ab. Bei Verzö gerung 10 ist das Ausgabesignal des Flip-Flop 6 vollständig "0". Folglich ist der Mehr deutigkeitsbereich wenigstens zwischen Verzögerung 2 und Verzögerung 10 bei exten dierter Verzögerung T_D lokalisiert. Das bedeutet auch, dass die Datenausgabezeit des DUT 4, die mit der Verzögerungszeit des DUT 4 korrespondiert, zwischen Verzögerung 2 und Verzögerung 10 mit einer Auflösung T_W lokalisiert ist. Wie vorangehend beschrie ben, kann T_W ein schmaler Zeitbereich in Abhängigkeit von der extendierten Verzöge rung T_D sein. Für ein Motorola MC10EL52 D Flip-Flop mit τ von 200 ps, T_P von 365 ps und t (T_D-T_P) von 2,5 Nanosekunden, beträgt der Mehrdeutigkeitsbereich nur 8 Fem tosekunden.

Ist einmal die Verzögerungszeit für DUT zwischen zwei Verzögerungseinstellungen der variablen Taktverzögerung 12 (d. h., Verzögerung 2 und Verzögerung 10) lokalisiert, kann ein anderes DUT mit der gleichen Einstellung getestet werden, um dessen Verzö gerungszeit in Bezug auf die Verzögerungseinstellung der variablen Taktverzögerung 12 zu lokalisieren. Sind die Verzögerungseinstellungen eines ersten DUT kürzer als die Verzögerungseinstellung eines zweiten DUT, hat das erste DUT eine kürzere Verzöge rungszeit als das zweite DUT. Folglich kann eine relative Verzögerungszeit zwischen überprüften DUT's bestimmt werden.

Fig. 7 zeigt ein Verfahren 140 zum Vergleich der Verzögerungszeit unterschiedlicher DUT's. Im Schritt 142 lädt Computer 16 ein Testmuster in den Musterspeicher 1. In dem optionalen Schritt 144 stellt Computer 16 die voreingestellte Zählung in Taktverzögerer 15-2 ein. Im Schritt 146 stellt Computer 16 MUX 5 ein, um Leitung 55 von Flip-Flop 8 mit Anschluss 50 des Einfangspeichers 9 zu koppeln. Im Schritt 148 stellt Computer 16 MUX 7 ein, um Leitung 136 der fixierten Verzögerung 134 mit Anschluss 80 des Ein fangspeichers 9 zu koppeln. Im Schritt 150 stellt eine Bedienperson der Testvorrichtung 100 manuell die Verzögerung der variablen Taktverzögerung 12 ein durch Drehen des Vernierschraubenjustiermechanismus. Alternativ kann ein durch den Computer 16 ge steuerter Schrittmotor angekoppelt werden, um den Vernierschraubenjustiermechanis mus der variablen Taktverzögerung 12 zu verstellen.

Im Schritt 152 veranlasst Computer 16 Taktgeber 10 die anderen Bauteile zu takten. Im Schritt 154 veranlasst Computer 16 Taktgeber 10 das Takten der anderen Bauteile nach einer bestimmten Zeitperiode zu beenden. Computer 16 veranlasst Taktgeber 10 zur Beendigung der Taktung der anderen Bauteile nach beispielsweise drei Taktzyklen. Bei einer ersten Taktsignalflanke gibt Musterspeicher 1 einen logischen Zustand des Testmusters aus. Bei einer zweiten Taktsignalflanke gibt D Flip-Flop 2 den logischen Zustand des Testmusters an DUT 4 ab. Nach einer Verzögerung der zweiten Taktsig nalflanke erzeugt durch variable Taktverzögerung 12 empfängt D Flip-Flop 6 das Aus gabesignal von DUT 4. Einen Taktzyklus später (bei einer verzögerten dritten Taktsig nalflanke) fängt D Flip-Flop 8 das Ausgabesignal des D Flip-Flop 6. Nach einer zusätzli chen Verzögerung der verzögerten dritten Taktsignalflanke erzeugt durch fixierte Verzö gerung 134, speichert Einfangspeicher 9 das Ausgabesignal des D Flip-Flop 8.

Im Schritt 156 liest Computer 16 die abgespeicherten Daten des Einfangspeichers 9. Wenn Vorrichtung 100 die Taktverzögerung 15-1 benutzt und Computer 16 eine Takt verzögerung 15 veranlasst, um das Takten nach drei Taktzyklen zu unterbrechen, spei chert Einfangspeicher 9 eine Menge von drei logischen Zuständen, wobei der letzte lo gische Zustand das Testergebnis ist. Jedes Mal, wenn der Test wiederholt wird, spei chert der Einfangspeicher 9 eine weitere Menge von drei logischen Zuständen. Durch Vergleich des letzten logischen Zustands zwischen den Mengen von allen Tests bei die ser Verzögerungseinstellung der variablen Taktverzögerungseinrichtung 12 ist feststell bar, ob diese Verzögerungseinstellung einem Punkt im Mehrdeutigkeitsbereich ent spricht. Variiert beispielsweise der letzte logische Zustand zwischen den Mengen, dann entspricht diese Verzögerung einem Punkt in dem Mehrdeutigkeitsbereich, dargestellt in den Fig. 4, 5 und 6. Wird Taktverzögerer 15-2 verwendet, speichert Einfangspeicher 9 nur das Testergebnis (auf dem letzten Bit), da es nur einmal durch Taktverzögerer 15-2 getaktet wird.

Im Schritt 158 bestimmt Computer 16 (der passend programmiert ist), ob die n-te Ope ration des Tests durchgeführt worden ist. Wie vorangehend beschrieben, ist n beispiels weise 100. Folglich werden bei jeder Verzögerungseinstellung der variablen Taktverzö gerung 12 100 Iterationen des Tests durchgeführt. Ist die gegenwärtige Iteration gerin ger als n, folgt Schritt 158 der optionale Schritt 160. Sonst folgt Schritt 158 der Schritt 162. Im optionalen Schritt 160 stellt Computer 16 die gegenwärtige Zählung im pro grammierbaren Zähler 112 der Taktverzögerung 15-2 zurück. Optionaler Schritt 160 ist gefolgt von Schritt 152 und die vorangehend beschriebenen Schrittzyklen werden bis zur n-te Iteration durchgeführt.

Im Schritt 162 bestimmt Computer 16, ob der Mehrdeutigkeitsbereich lokalisiert worden ist. Der Mehrdeutigkeitsbereich ist lokalisiert, wenn eine Verzögerungseinstellung Test ergebnisse erzeugt, die alle von einem logischen Zustand sind (beispielsweise Verzöge rung 2 nach Fig. 5) und eine andere Verzögerungseinstellung Testergebnisse erzeugt, die alle vom anderen logischen Zustand sind (beispielsweise Verzögerung 10 nach Fig. 5). Wie Fig. 5 demonstriert, ist, je feiner die Genauigkeit ist, mit der die Taktverzögerung erzeugt werden kann, desto feiner auch die Genauigkeit, mit der der Mehrdeutigkeits bereich lokalisiert werden kann. Falls der Mehrdeutigkeitsbereich lokalisiert wurde, folgt Schritt 162 der Schritt 164, der Verfahren 140 beendet. Ansonsten folgt Schritt 162 der Schritt 150, der eine weitere Verzögerung der variablen Taktverzögerung 12 einstellt und die vorangehend beschriebenen Aktionen zyklisch durchführt, bis der Mehrdeutig keitsbereich lokalisiert ist.

Falls die Verzögerungszeit der Datenwege der Vorrichtung 100 bekannt ist, kann die tat sächliche Verzögerungszeit des DUT 4 bestimmt werden. Die Zeit, zu der DUT 4 eine Eingabe empfängt, kann bestimmt werden durch bekanntes Kalibrieren des Datenweges vom Taktgeber 10 zu DUT 4 über Leitung 56, Taktausgangsfächereinrichtung 11, Lei tung 66, Flip-Flop 2 und Leitung 28. Der Zeitpunkt, zu dem Flip-Flop 6 eine Taktsignal flanke empfängt, das DUT 4 in die Mitte des Mehrdeutigkeitsbereichs bringt, kann ebenfalls durch bekannte Kalibrierung des Datenweges von Taktgeber 10 zu Flip-Flop 6 über Leitung 56, variabler Taktverzögerung 12 (eingestellt auf die Verzögerung, die Metastabilität verursacht), Leitung 68, Taktausgabefächerung 13 und Leitung 72 erfol gen. Die Verzögerungszeit des DUT 4 kann bestimmt werden durch Subtrahieren dieser beiden Zeiten und mit einer Genauigkeit, wie sie durch die bekannte Kalibrierung er reicht wird. Ein Fachmann kann den Datenpfad kalibrieren durch (1) Zeitdomänen reflektometrie, (2) das Einsetzen eines DUT mit bekannter Verzögerung (Referenzblock) und (3) durch Anwendung einer Messvorrichtung, wie einem hochwertigen Oszilloskop.

Die Aufbauzeit ist der Zeitraum, für den Daten vorliegen müssen und unverändert am Eingabeanschluss einer Einrichtung anliegen bevor eine Taktung erfolgt. Die Haltezeit ist die Zeitdauer, für die Daten unverändert am Eingabeanschluss der Vorrichtung nach der Taktung verbleiben müssen. Aufbauzeit und Haltezeit müssen für die Einrichtung beachtet werden, um das entsprechende Ausgabesignal bei einer Verzögerungszeit bestimmt durch den Hersteller (normale Verzögerungszeit) bereitzustellen.

Um Aufbauzeit und Haltezeit zu messen, erzeugen Musterspeicher 1 und Flip-Flop 2 Muster von "0" und "1". Bei einer Implementierung übermittelt Musterspeicher 1 ein Muster "1 0" an Flip-Flop 2 und DUT 4 empfängt das Muster über Ausgabeleitung 28 von Flip-Flop 2. DUT 4 empfängt ebenfalls verzögerte Taktsignale an Anschluss 34 von Ausgabeleitung 32 des Flip-Flop 3. Flip-Flop 3 empfängt von Musterspeicher 1 ein Muster von "0 1", welches durch Flip-Flop 3 zur Erzeugung der Taktsignale für DUT 4 verwendet wird. Flip-Flop 3 wird durch ein durch die variable Taktverzögerung 12 verzö gertes Taktsignal getaktet. Die variable Taktverzögerung 12 wird verwendet, um die Taktsignalflanke von Flip-Flop 3 an DUT 4 hin- und zurückzubewegen, um mit der Da tensignalflanke an DUT 4 von Flip-Flop 2 zusammenzufallen. Flip-Flop 6 fängt das Aus gabesignal von DUT 4. Da Flip-Flop 6 und DUT 4 dieselbe Taktsignalflanke teilen, ver zögert durch variable Taktverzögerung 12, fängt Flip-Flop 6 das Ausgabesignal von DUT 4 mit einer Eintaktzyklusverzögerung. Folglich werden Aufbauzeit und Haltezeit mit einer Verzögerungszeit von einem Taktzyklus gemessen.

Empfängt DUT 4 die Taktsignalflanke zur im Wesentlich gleichen Zeit wie die Daten signalflanke, wird das Ausgabesignal von DUT 4 vorhersagbar (d. h. variiert zwischen logischer "0" und "1") mit einer Verzögerungszeit, falls Aufbauzeit oder Haltezeit des DUT nicht beachtet wurden. Die Aufbauzeit des DUT wird nicht genügend beachtet, wenn die Taktsignalflanke nicht ausreichend nach der Datensignalflanke ankommt. Die Haltezeit des DUT wird nicht genügend beachtet, wenn die Taktsignalflanke nicht aus reichend vor der Datensignalflanke ankommt. Folglich ist der Zeitbereich, zu dem die Taktsignalflanke so nahe der Datensignalflanke ist, dass das Ausgabesignal des DUT unvorhersagbar ist (der Mehrdeutigkeitsbereich) die Summe der Aufbauzeit und der Hal tezeit des DUT bei der Verzögerungszeit. Durch Bewegen der Taktsignalflanke hin und her wird der Mehrdeutigkeitsbereich eines jeden DUT bei der gleichen Verzögerungszeit von dem Ausgabesignal des DUT aufgezeichnet vom ersten Flip-Flop bestimmt.

Fig. 8 zeigt ein Ablaufdiagramm des Eingabesignals an DUT 4, verschiedene Taktsigna le an DUT 4 und das Ausgabesignal an DUT 4, wenn durch verschiedene Taktsignale getaktet. Bei T₁₂ und T₁₃ (was der Verzögerung 12 und 13 eingestellt durch variablen Taktverzögerer 12 entspricht) erreichen entsprechende Taktsignalflanken 170 und 172 Flip-Flop 6 ausreichend vor der Datensignalflanke 179, um Aufbauzeit und Haltezeit von DUT 4 zu genügen, so dass das Ausgabesignal des DUT 4 immer logisch "0" ist, wenn es durch Flip-Flop 6 mit Verzögerungszeit von einem Taktzyklus gespeichert wird. Bei T14 erreicht die Taktsignalflanke 174 DUT 4 im Wesentlichen zur gleichen Zeit wie Da tensignalflanke 179, so dass Aufbauzeit oder Haltezeit von DUT 4 nicht beachtet sind. Folglich variiert das Ausgabesignal von DUT 4 zwischen "1" und "0" (dargestellt durch "?" in der Ausgabe von DUT 4 in Fig. 8, wenn durch Flip-Flop 6 mit Verzögerungszeit aufgezeichnet wird. Bei T₁₅ und T₁₆ erreichen entsprechende Taktsignalflanken 176 und 178 DUT 4 ausreichend nach der Datensignalflanke 179, um Aufbauzeit und Haltezeit von DUT 4 genügend zu beachten, so dass das Ausgabesignal von DUT 4 immer lo gisch "1" ist, wenn durch Flip-Flop 6 bei der extendierten Verzögerung T_D2 aufgezeich net wird. Bei diesem Ablaufdiagramm ist die Summe von Aufbauzeit und Haltezeit höchstens die Differenz zwischen T₁₃ und T₁₅ (entsprechend den Verzögerungen 13 und 15 eingestellt durch variable Taktverzögerung 12). Die genaue Summe aus Aufbauzeit und Haltezeit von DUT 4 ist die Differenz zwischen Verzögerung 15 und Verzögerung 13.

Fig. 9 stellt ein Verfahren 180 zum Vergleich der Aufbauzeit und der Haltezeit von DUT's dar. Im Schritt 182 lädt Computer 16 Testmuster in Musterspeicher 1. Im Schritt 184 stellt Computer 16 Mux 5 ein, um Leitung 44 von D Flip-Flop 6 mit Anschluss 50 mit Einfangspeicher 9 zu koppeln. Im Schritt 186 stellt Computer 16 Mux 7 ein, um Leitung 72 von Taktausgabeauffächerung 13 mit Taktanschluss 30 des Einfangspeichers 9 zu koppeln. Im Schritt 188 stellt eine Bedienperson der Testvorrichtung 100 manuell die Verzögerungen der variablen Taktverzögerung 12 durch Drehen des Vernierschrauben justiermechanismus ein. Alternativ kann ein durch Computer 16 gesteuerter Schrittmotor angekoppelt sein, um den Vernierschraubenjustiermechanismus der variablen Taktver zögerung 12 zu verstellen.

Im Schritt 190 veranlasst Computer 16 Taktgeber 10 zum Takten der anderen Bauteile. Im Schritt 192 veranlasst Computer 16 Taktgeber 10 die Taktung der übrigen Bauteile nach einer vorbestimmten Zeitperiode zu beenden. Computer 16 veranlasst Taktgeber 10 das Takten der anderen Bauteile nach beispielsweise drei Taktzyklen zu beenden. Bei einer ersten Taktsignalflanke gibt Musterspeicher 1 einen logischen Zustand des Testmusters aus. Bei einer zweiten Taktsignalflanke gibt D Flip-Flop 2 den logischen Zustand des Testmusters an DUT 4 aus. Nach einer Verzögerung von zwei Taktsignal flanken erzeugt durch variable Taktverzögerung 12 empfängt Flip-Flop 6 das Ausgabe signal von DUT 4. Einen Taktzyklus danach (bei einer verzögerten dritten Taktsignal flanke) zeichnet Einfangspeicher 9 das Ausgabesignal des D Flip-Flop 6 auf.

Im Schritt 194 liest Computer 16 die abgespeicherten Daten von Einfangspeicher 9. Da Einfangspeicher 9 durch Taktgeber 10 getaktet wird, speichert Einfangspeicher 9 den von drei logischen Zuständen, wobei der letzte logische Zustand das Testergebnis ist. Jedes Mal, wenn der Test wiederholt wird, speichert Einfangspeicher 9 eine weitere Menge von drei logischen Zuständen. Durch Vergleich der letzten logischen Zustände zwischen allen Mengen von diesen Tests bei der Verzögerungseinstellung von variabler Taktverzögerung 12 kann bestimmt werden, ob die Verzögerungseinstellung einem Punkt im Mehrdeutigkeitsbereich (die Summe von Aufbauzeit und Haltezeit) des DUT 4 mit Verzögerungszeit von einem Taktzyklus entspricht. Variiert beispielsweise der letzte logische Zustand bei diesen Mengen, dann entspricht diese Verzögerung einem Punkt im Mehrdeutigkeitsbereich nach Fig. 8.

Im Schritt 196 bestimmt Computer 16, ob die n-te Iteration des Tests durchgeführt wor den ist. Wie vorangehend beschrieben, ist n beispielsweise 100. Folglich werden bei jeder Verzögerungseinstellung der variablen Taktverzögerung 12 100 Iterationen des Tests durchgeführt. Ist die laufende Iteration noch kleiner als n, folgt dem Schritt 196 der Schritt 190 und vorangehend beschriebene Tätigkeiten werden zyklisch bis zur Vollen dung der n-te Iteration durchgeführt. Ansonsten folgt dem Schritt 196 der Schritt 198.

Im Schritt 198 stellt Computer 16 fest, ob der Mehrdeutigkeitsbereich lokalisiert worden ist. Dieser wurde lokalisiert, falls die Verzögerungseinstellung Testergebnisse generiert, die alle in einem logischen Zustand (beispielsweise T₁₃ nach Fig. 8) sind und eine ande re Verzögerungseinstellung Testergebnisse generiert, die alle im anderen logischen Zu stand (beispielsweise T₁₆ nach Fig. 8) sind. Wurde der Mehrdeutigkeitsbereich lokali siert, folgt Schritt 198 der Schritt 200, der Verfahren 180 beendet. Ansonsten folgt dem Schritt 198 der Schritt 188, der eine andere Verzögerung für variable Taktverzögerung 12 einstellt und die vorangehend beschriebenen Aktionen zyklisch durchführt bis der Mehrdeutigkeitsbereich lokalisiert wurde.

Auch wenn Ausführungsbeispiele der vorliegenden Erfindung im Detail durch Bezugnah me auf verschiedene Versionen beschrieben wurde, sind andere Versionen möglich. Wie vorangehend beschrieben, können die Datenverhalter der Vorrichtung 100 kalibriert werden, um die genaue Verzögerungszeit von DUT 4 zu bestimmen. Folglich ist der Schutzumfang der beigefügten Ansprüche nicht auf die in den Figuren dargestellten Versionen beschränkt.

Claims

1. Messvorrichtung eines Charakteristikums eines zu testenden elektronischen Bauteils, welche Vorrichtung aufweist:
eine Abtastimpulsquelle mit einem Ausgabeanschluss;
eine Musterquelle mit einem Ausgabeanschluss, der mit einem Eingabean schluss des zu testenden Bauteils verbindbar ist, und einem Eingabeanschluss, der mit einem Ausgabeanschluss der Abtastimpulsquelle verschaltet ist;
eine variable Verzögerungseinrichtung mit einem mit dem Ausgabeanschluss der Abtastimpulsquelle verbundenen Eingabeanschluss und einem Ausgabean schluss;
ein erstes Speicherelement mit einem Eingabeanschluss, der mit einem Ausga beanschluss des zu testenden Bauteils verbindbar ist, einem mit dem Ausgabe anschluss der variablen Verzögerungseinrichtung verschalteten Taktanschluss und einem Ausgabeanschluss; und
ein zweites Speicherelement mit einem mit dem Ausgabeanschluss des ersten Speicherelements verschalteten Eingabeanschluss, einem mit dem Ausgabean schluss der variablen Verzögerungseinrichtung verschalteten Taktanschluss und einem Ausgabeanschluss.

2. Messvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass diese wei terhin einen Speicher mit einem mit dem Ausgabeanschluss des zweiten Spei cherelements verbundenen Eingabeanschluss und einem mit dem Ausgabean schluss der variablen Verzögerungseinrichtung verschalteten Taktanschluss auf weist.

3. Messvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass diese wei terhin eine Verzögerungseinrichtung aufweist, die zwischen dem Ausgabean schluss der variablen Verzögerungseinrichtung und dem Taktanschluss des zweiten Speicherelements verschaltet ist.

4. Messvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass diese weiter hin eine Ausblendeinrichtung aufweist, die zwischen dem Ausgabeanschluss der variablen Verzögerungseinrichtung und dem Taktanschluss des zweiten Spei cherelements verschaltet ist, wobei die Ausblendeinrichtung aufweist:
einen Zähler mit einem mit dem Ausgabeanschluss der variablen Verzögerungs einrichtung verschalteten Eingabeanschluss und einem Ausgabeanschluss; und
ein UND-Gatter mit einem mit dem Ausgabeanschluss der Zähleinrichtung ver schalteten ersten Eingabeanschluss, mit dem Ausgabeanschluss der variablen Verzögerungseinrichtung verschalteten zweiten Eingabeanschluss und einem mit dem Taktanschluss des zweiten Speicherelements verschalteten Ausgabean schluss.

5. Messvorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass diese einen Speicher mit einem mit dem Ausgabeanschluss des zweiten Speicherelements verschalteten Eingabeanschluss und einem mit dem Ausgabeanschluss der Aus blendeinrichtung verschalteten Taktanschluss aufweist.

6. Messvorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass diese weiter hin eine Verzögerungseinrichtung mit einem mit dem Ausgabeanschluss der Aus blendeinrichtung verschalteten Eingabeanschluss und mit dem Taktanschluss des Speichers verschalteten Ausgabeanschluss aufweist.

7. Messvorrichtung nach Anspruch 1, dadurch gekennzeichnet, die Abtastimpuls quelle einen getasteten Ringoszillator aufweist.

8. Messvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die variable Verzögerungseinrichtung aufweist:
eine erste justierbare Luftdielektrikum-Verzögerungsleitung mit einem ersten En de, das der Eingabeanschluss der variablen Verzögerungseinrichtung ist, und ei nem zweiten Ende;
eine zweite justierbaren Luftdielektrikum-Verzögerungsleitung mit einem ersten Ende, das der Ausgabeanschluss der variablen Verzögerungseinrichtung ist, und einem zweiten Ende;
eine Verbindungskopplung der zweiten Enden erster und zweiter Verzögerungs leitung; eine Basisplatte, wobei die ersten Enden der ersten und zweiten Verzögerungs leitung an der Basisplatte angebracht sind; und
einen Linearpositioniertisch, wobei die gekoppelten zweiten Enden der ersten und zweiten Verzögerungsleitung an dem Linearpositioniertisch angebracht sind.

9. Messvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Ausga beanschluss der variablen Verzögerungseinrichtung mit einem Taktanschluss des zu testenden Elements verschaltbar ist.

10. Messvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass diese weiter hin einen Speicher mit einem mit dem Ausgabeanschluss des ersten Speicher elements verschalteten Eingabeanschluss aufweist.

11. Messvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass diese ein drittes Speicherelement aufweist, welches einen mit einem zweiten Ausgabean schluss der Musterquelle verbundenen Eingabeanschluss, einen mit dem Ausga beanschluss der variablen Verzögerungseinrichtung verschalteten Taktanschluss und einen mit einem Taktanschluss des zu testenden Bauteils verbindbaren Aus gabeanschluss aufweist.

12. Messvorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass diese einen Computer mit einem mit einem Eingabeanschluss der Abtastsignalquelle verbun denen Ausgabeanschluss aufweist, um das Tasten der Abtastsignalquelle zu starten und anzuhalten.

13. Messvorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass der Spei cher ein mit einem Eingabeanschluss des Computer verschalteten Ausgabean schluss aufweist.

14. Messvorrichtung für ein Charakteristikum eines zu testenden elektronischen Bauteils, welcher Messvorrichtung aufweist:
eine Abtastsignalquelle mit einem Ausgabeanschluss;
eine Musterquelle mit einem mit einem Eingabeanschluss des zu testenden Bauteils verbindbaren Ausgabeanschluss und einem mit Ausgabeanschluss der Abtastsignalquelle geschalteten Eingabeanschluss;
eine variable Verzögerungseinrichtung mit einem mit dem Ausgabeanschluss der Abtastsignalquelle verschalteten Eingabeanschluss und einem mit einem Takt anschluss des zu testenden Bauteils zu koppelnden Ausgabeanschluss, und
ein erstes Speicherelement mit einem mit einem Ausgabeanschluss des zu tes tenden Bauteils verbindbarem Eingabeanschluss, einem mit dem Ausgabean schluss der variablen Verzögerungseinrichtung geschalteten Taktanschluss und einem Ausgabeanschluss.

15. Messvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass diese einen Speicher aufweist, welcher einen mit dem Ausgabeanschluss des ersten Spei cherelements verschalteten Eingabeanschluss und einen mit dem Ausgabean schluss der variablen Verzögerungseinrichtung verschalteten Taktanschluss auf weist.

16. Messvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass diese wei terhin ein zweites Speicherelement mit einem mit einem zweiten Ausgabean schluss der Musterquelle verschalteten Eingabeanschluss, einen mit dem Aus gabeanschluss der variablen Verzögerungseinrichtung verschalteten Taktan schluss und einen mit einem Taktanschluss des zu testenden Elements koppel baren Ausgabeanschluss aufweist:

17. Messvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Abtast signalquelle einen getasteten Ringoszillator aufweist.

18. Messvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die variable Verzögerungseinrichtung aufweist:
eine erste justierbare Luftdielektrikum-Verzögerungsleitung mit einem ersten En de, das der Eingabeanschluss der variablen Verzögerungseinrichtung ist, und ei nem zweiten Ende;
eine zweite justierbare Luftdielektrikum-Verzögerungsleitung mit einem ersten Ende, welches der Ausgabeanschluss der variablen Verzögerungseinrichtung ist, und zweiten Ende;
eine Verbindungskopplung der zweiten Enden der ersten und zweiten Verzöge rungsleitung;
eine Basisplatte, wobei die ersten Enden der ersten und zweiten Verzögerungs leitung an der Basisplatte angebracht sind, und
einen Linearpositioniertisch, wobei die gekoppelten zweiten Enden der ersten und zweiten Verzögerungsleitung am Linearpositioniertisch angebracht sind.

19. Messvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass diese wei terhin ein zweites Speicherelement mit einem mit dem Ausgabeanschluss des ersten Speicherelements verschalteten Eingabeanschluss, einen mit dem Aus gabeanschluss der Taktverzögerungseinrichtung verschalteten Taktanschluss und einen mit dem Eingabeanschluss des Einfangsspeichers verschalteten Aus gabeanschluss aufweist.

20. Messvorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass diese wei terhin einen Computer mit einem mit einem Eingabeanschluss der Abtastsignal quelle verschalteten Ausgabeanschluss aufweist, um dadurch die Abtastsignal quelle zu starten und anzuhalten.

21. Messvorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass der Ein fangspeicher einen mit einem Eingabeanschluss des Computers verschalteten Ausgabeanschluss aufweist.

22. Messverfahren für ein Charakteristikum eines zu testenden elektronischen Bau teils mit den folgenden Verfahrensschritt:
Zuführen eines Eingabesignals zu dem zu testenden Bauteil an einem ersten Zeitpunkt;
Übermitteln des resultierenden Ausgabesignals des zu testenden Bauteils über ein erstes Speicherelement an einem zweiten Zeitpunkt anschließend an den ersten Zeitpunkt;
Zuführen eines Ausgabesignals des ersten Speicherelements über ein zweites Speicherelement an einem dritten Zeitpunkt anschließend an den zweiten Zeit punkt, und
Speichern des Ausgabesignals des zweiten Speicherelements zu einem vierten Zeitpunkt folgend auf den dritten Zeitpunkt.

23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, das die Schritte nach Anspruch 22 wiederholt.

24. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die Zeiten zwi schen dem ersten und zweiten Zeitpunkt verändert werden und die Schritte nach Anspruch 22 wiederholt werden.

25. Verfahren zur Messung eines Charakteristikums eines zu testenden elektroni schen Bauelements mit folgenden Verfahrensschritten:
Zuführen eines Eingabesignals zu dem zu testenden Bauelement an einem ers ten Zeitpunkt;
Tasten des zu testenden Bauteils an einem zweiten Zeitpunkt folgend auf den ersten Zeitpunkt;
Übermitteln eines Ausgabesignals des zu testenden Bauteils über ein Speicher element an einem dritten Zeitpunkt folgend auf den zweiten Zeitpunkt, und
Speichern des Ausgabesignals des ersten Speicherelements an einem vierten Zeitpunkt folgend auf eine dritten Zeitpunkt.

26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass die Schritte nach Anspruch 25 wiederholt werden.

27. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass die Zeiten zwi schen dem ersten und zweiten Zeitpunkt geändert und die Schritte nach An spruch 25 wiederholt werden.