DE3637145C2 - - Google Patents
Info
- Publication number
- DE3637145C2 DE3637145C2 DE3637145A DE3637145A DE3637145C2 DE 3637145 C2 DE3637145 C2 DE 3637145C2 DE 3637145 A DE3637145 A DE 3637145A DE 3637145 A DE3637145 A DE 3637145A DE 3637145 C2 DE3637145 C2 DE 3637145C2
- Authority
- DE
- Germany
- Prior art keywords
- circuit
- trigger
- driver
- arrangement according
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
Die Erfindung betrifft eine Anordnung zur Angleichung der
Laufzeitcharakteristiken in den Kanälen eines Schaltungs
prüfgerätes gemäß dem Oberbegriff des Patentanspruchs 1.
Eine Anordnung dieser Gattung ist aus der US-Patentschrift
44 97 056 bekannt.
Die Prüfsignale in den verschiedenen Kanälen eines Schal
tungsprüfgerätes können unterschiedliche Laufzeiten haben,
entsprechend den unterschiedlichen Signalwegen von einem
gemeinsamen Taktgeber, der alle Kanäle des Prüfgerätes
ansteuert, zu den Ausgängen der jeweiligen Treiber an den
Enden der Kanäle, wo die endgültigen Ausgangs-Prüfsignale
zur Beaufschlagung einer zu prüfenden Schaltung geliefert
werden. Um zu gewährleisten, daß die besagten Treiber der
verschiedenen Kanäle bei verschiedenen Betriebsbedingungen
synchron arbeiten, ist es bei manchen Schaltungsprüfgeräten
bekannt, einstellbare Verzögerungsglieder in den verschiedenen,
zu den Treibern führenden Signalwegen vorzusehen.
Gewöhnlich werden diese Verzögerungsglieder am Anfang jeder
8-Stunden-Schicht neu eingestellt, da die Laufzeitverzögerungen
dazu neigen, sich mit der Zeit zu ändern.
In der aus der erwähnten US-Patentschrift bekannten Anordnung
ist eine Meßeinrichtung in Form eines Phasenvergleichers
vorgesehen, der an einem Eingang die Treiberausgangssignale
und an einem anderen Eingang Referenzsignale empfängt,
die von der gleichen Taktimpulsschaltung geliefert
werden wie die Auslöseimpulse, welche die Kanäle zur Entwicklung
der Treiberausgangssignale ansteuern. Das Ausgangssignal
des Phasenvergleichers wird auf einen Mikrocomputer
gegeben, der seinerseits eine Verzögerungseinrichtung,
die sich in dem vom Taktimpulsgenerator zum
Treiber führenden Signalweg befindet, so einstellt, daß
die vom Vergleicher gemessene Phasenbeziehung zwischen dem
Treiberausgangssignal und dem Referenzsignal einen vorbestimmten
Zustand erreicht. Mittels einer Multiplexschaltung
werden alle in Frage kommenden Signalwege dieser
gleichen Prozedur unterworfen, so daß am Ende die
Laufzeiten der Signalwege einander angeglichen sind.
Infolge statistischer kurzzeitiger Schwankungen besteht
die Gefahr, daß eine Einzelmessung pro Signalweg durch
den vorstehend beschriebenen Phasenvergleich nicht den
gewünschten Aufschluß über die genaue Laufzeit des Signalweges
bringt. Daher kann der Abgleich der Laufzeit ungenau
werden. Um den Effekt statistischer kurzzeitiger
Schwankungen durch Rauschen unwirksam zu machen, müßte man
mehrere Messungen durchführen und die Ergebnisse mitteln.
Die hierzu bekannten Verfahren (etwa das sogenannte "Zeitbereichs-
Reflexionsverfahren") benötigen jedoch relativ
viel Zeit.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine
Anordnung der in Rede stehenden Gattung so auszubilden, daß
die Laufzeitangleichung der verschiedenen Signalwege schneller
und genauer erfolgen kann als bisher.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale
des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen
der Erfindung sind in Unteransprüchen gekennzeichnet.
Die Erfindung beruht auf der Erkenntnis, daß die einstellbaren
Verzögerungseinrichtungen in den Signalwegen eines
mehrere Kanäle aufweisenden Schaltungsprüfgerätes zur
Synchronisierung der an den Ausgängen der Treiber auftre
tenden Prüfsignale dadurch schnell abgeglichen oder einge
stellt werden können, daß man das Signal, welches das Ende
eines vorgegebenen Signalweges im Prüfgerät erreicht hat,
dazu verwendet, den folgenden Auslöseimpuls für die Aus
lösung des nächsten Signals zu erzeugen, so daß oszillie
rende oder sich wiederholende Auslöseimpulse erzeugt wer
den, deren Frequenz von der Laufzeit im betreffenden Signal
weg abhängt. Die betreffende Frequenz kann dann mit einer
Bezugsfrequenz verglichen und die Verzögerung in dem be
treffenden Signalweg so eingestellt werden, daß die lauf
zeitabhängige Frequenz mit einer gewünschten Frequenz
übereinstimmt.
Die erfindungsgemäße Frequenzmessung ist praktisch ein
optimal schnell ablaufendes Periodenmittelungsverfahren,
so daß kurzzeitige Schwankungen infolge von Rauschen und
einer Verschlechterung der
Flankensteilheit automatisch Rechnung getragen wird.
Bevorzugte Ausführungsformen der Erfindung weisen eines,
mehrere oder alle der folgenden Merkmale auf: ein Auslöse
impuls wird erzeugt, wenn entweder die Vorderflanke oder
die Rückflanke des vorangegangenen Treiberausgangssignals
wahrgenommen wird; die Frequenzen werden unter Verwendung
eines Zeitzählers und eines Ereigniszählers, der die wäh
rend eines bekannten Zeitfensters erzeugten Auslöseimpulse
zählt, verglichen; in jedem Kanal sind getrennte Verzögerungs
leitungen für die zum betreffenden Treiber führenden Signal
wege vorgesehen; vorzugsweise sind jedem Treiber drei ge
trennte Verzögerungsleitungen zugeordnet, eine erste für
einen Zeitsteuerimpuls, der die Vorderflanke des Treiber
ausgangssignals liefert, eine zweite für einen Zeitsteuer
impuls, der die Rückflanke des Treiberausgangssignals lie
fert, und eine dritte für einen Zeitsteuerimpuls zum Ein
schalten und Ausschalten des Treibers; ein Multiplexer,
der die Ausgänge der Treiber verschiedener Kanäle mit der
Meßeinrichtung verbindet, hat die gleichen Laufzeitverzö
gerungen in allen Signalwegen, die durch ihn von den ver
schiedenen Treibern führen; auch die Signalwege in der die
Zeitsteuerimpulse liefernden Zeitsteuerschaltung (Perioden
generator und Phasengenerator) sind mit einstellbaren und
erfindungsgemäß abzugleichenden Verzögerungseinrichtungen
versehen; die Schaltungsanordnung, die die Auslöseimpulse
liefert, hat die gleichen Laufzeitverzögerungen in den
verschiedenen Signalwegen, die durch sie hindurchführen.
Die Erfindung wird nachstehend an einem Ausführungsbeispiel
anhand von Zeichnungen näher erläutert:
Fig. 1 zeigt ein Blockschaltbild von Teilen eines mit
mehreren Kanälen versehenen Schaltungsprüfgerätes, das eine
erfindungsgemäße Anordnung enthält;
Fig. 2 ist ein Schaltbild einer Ausführungsform einer
die Laufzeit bestimmenden Ausgleichsschaltung für einen Ka
nal des Prüfgerätes nach Fig. 1;
Fig. 3 ist ein Schaltbild einer Ausführungsform einer
Flankenwahlschaltung für das Prüfgerät nach Fig. 1;
Fig. 4 ist ein Blockschaltbild einer Zeitzählerschal
tung für das Prüfgerät nach Fig. 1;
Fig. 5 ist eine graphische Darstellung des zeitlichen
Verlaufs eines Prüfsignals am Treiberausgang eines Kanals;
Fig. 6 zeigt in einem Diagramm die zeitliche Bezie
hung zwischen einem Treiberausgangssignal und Auslöseimpul
sen im Prüfgerät nach Fig. 1.
Das in Fig. 1 dargestellte Schaltungsprüfgerät (10) dient
dazu, Prüfsignale an eine Anzahl von Schaltungspunkten einer
geprüften Schaltungsplatte (12) zu liefern und die Reaktio
nen auf diese Prüfsignale an Schaltungspunkten der Schal
tungsplatte zu erfassen. Das Prüfgerät (10) enthält einen
Taktgeber (14), der Taktsignale an eine Zeitsteuerschaltung
liefert, die im dargestellten Fall einen Periodengenerator
(16) und einen 16phasigen Phasengenerator (18) enthält,
um Zeitsteuerimpulse für den Aufbau des Prüfsignals zu er
zeugen. Diese Zeitsteuerimpulse werden auf insgesamt
576 Treiber/Detektor-Kanäle geliefert, die auf 48 getrenn
ten Schaltungskarten (12 Kanäle pro Karte) angeordnet sind.
Die Komponenten für einen einzelnen Kanal sind in der Fig. 1
innerhalb des gestrichelten Rechteckes (20) dargestellt.
Sie enthalten drei sogenannte Ausgleichsschaltungen (22,
24 und 26) für die Signalwege zu einer Treibersteuerung,
ferner
eine Ausgleichsschaltung (28) für einen Detektor-Signalweg, eine logische Treibersteuerschaltung
(32), einen Treiber (34),
einen Detektor (36) und eine Detektorsteuerschaltung
(37). Die Ausgleichsschaltungen (22 bis 28) wie auch die anderen Einheiten des Prüfgerätes (10) werden durch einen
Wirtscomputer (30) (einen digitalen Steuerprozessor) gesteuert.
Die
Ausgleichsschaltungen sind einem einzigen Treiber
zugeordnet, da der Treibersteuerschaltung (32) drei getrennte Zeitsteuersignale
zugeführt werden, um den Zeitpunkt
T₁ der Vorderflanke und den Zeitpunkt T₂ der Rückflanke eines
Treiberausgangsimpulses zu bestimmen, der an einen Stift einer
zu prüfenden Schaltungskarte oder dergleichen geliefert wird, sowie
den Zeitpunkt T x , um den Treiber (34)
ein- und auszuschalten, d.h. ihn während der
Signaldetektion abzuschalten. Fig. 5 zeigt die zeitliche
Relation von T₁, T₂ und T x für einen Treiberausgangsimpuls
mit einer positiven Vorderflanke und einer negativen Rückflanke
(oben) und einen Ausgangsimpuls mit einer negativen Vorderflanke
und einer positiven Rückflanke (unten). Der Treiber
(34) setzt das ihm zugeführte ECL-Differenzsignal (Gegentaktsignal)
in das spezielle Signal (z.B. TTL, CMOS) um, das der zu prüfenden
Schaltungskarte zugeführt werden
soll.
Jeder Treiber (34) auf einer Schaltungskarte ist durch einen
12-auf-1-Kanalmultiplexer (38) für die betreffende Karte mit einem 48-zu-1-Schlitz
multiplexer (40) verbunden, der auf einer eigenen
Schaltungskarte untergebracht ist, welche die im unteren Drittel
der Fig. 1 dargestellten Elemente enthält, mit der Ausnahme
des Wirtscomputers (30). Die Elemente zwischen dem Taktgeber (14)
und den Treibern (34) und ein Sondengenerator (48) enthalten
verschiedene Wege für die Übertragung der verschiedenen Zeitsteuersignale
und sollten hier als "Zeitsteuerschaltung" bezeichnet werden.
Der Kanalmultiplexer (38) verbindet entweder die Treiber (oder
Detektoren) mit entsprechenden Stiften der zu prüfenden Schaltungskarte
(12) oder einen von 12 Kanälen auf einer Karte mit einem
einzigen Eingang des Schlitzmultiplexers (40). Sowohl der Kanal
multiplexer (38) als auch der Schlitzmultiplexer (40) haben
symmetrische Baustrukturen für die durch sie führenden
Leitungswege, so daß die Laufzeiten zwischen jedem der
576 Treiber und dem Ausgang des Schlitzmultiplexers (40)
gleich sind.
Der Ausgang des Schlitzmultiplexers (40) ist mit einem
Hauptdetektor (42) verbunden, der dieselbe Struktur hat, wie
die mit der zu prüfenden Schaltungskarte verbundenen Kanaldetektoren
(36) und die von einem vorgegebenen Treiber gelieferten Signale
wieder zurück in das ECL-Format umsetzt; außerdem wirkt er als
Puffer oder Trennverstärker. Der Ausgang des Hauptdetektors (42)
ist über einen Freigabeschalter (44) (eine vom Wirtscomputer (30)
gesteuerte Torschaltung) mit dem Eingang einer Flankenwahl
schaltung (46) gekoppelt. Die Ausgänge des Periodengenerators
(16) des Phasengenerators (18) und des Sondengenerators (48)
sind in entsprechender Weise über Freigabeschalter (50, 52 bzw.
54) mit dem Eingang der Flankenwahlschaltung (46) gekoppelt.
Der Ausgang der Flankenwahlschaltung (46) ist mit einem Zeitzähler
(49) verbunden, wo die Frequenz der Impulse, die durch wiederholte
Auslösung der Flankenwahlschaltung (46) erzeugt werden, mit der
Frequenz eines Referenztaktgebers (58) verglichen werden. Der
Ausgang der Flankenwahlschaltung (46) ist außerdem über eine
Leitung (60) und eine hierzu parallele Verzögerungsleitung (62,
denen jeweils ein Freigabeschalter (61) bzw. (63) in Reihe
geschaltet ist, mit zwei Eingängen eines ODER-Gliedes (64)
gekoppelt, dessen Ausgang über einen Umschalter (65), alternativ
zum Taktgeber (14), an den Eingang des Periodengenerators (16)
angeschlossen werden kann. In entsprechender Weise ist eine
Starterschaltung (66) geschaltet, um dem Periodengenerator
(16) einen anfänglichen Auslöseimpuls zuführen zu können.
Fig. 2 zeigt ein genaueres Schaltbild der T₁-
Ausgleichsschaltung (22). Die anderen Ausgleichsschaltungen
(24 und 26) sind gleich aufgebaut. Die T₁-Ausgleichsschaltung
(22) erzeugt eine einstellbare Verzögerung für die sie durchlaufenden
Zeitsteuersignale, so daß die Vorderflanken der Treiberausgangsimpulse
aus allen Kanälen synchronisiert werden können. Die T₂-Ausgleichs
schaltung (24) erzeugt in entsprechender Weise eine einstellbare
Verzögerung, so daß die Rückflanken der Treiberausgangsimpulse
synchronisiert werden können, und die T x-Ausgleichsschaltung (26)
bewirkt die Synchronisation des Ein- und Ausschaltens der
Treiber. Das Zeitsteuersignal für die T₁-Ausgleichsschaltung
(22) kommt an Anschlüssen (66, 68) als ECL-Gegentaktsignal
an, wobei der Anschluß (66) das Signal und der Anschluß (68)
dessen Komplement führen, und gelangt dann zu einem Leitungs
empfänger (70) (10H116). Die Information betreffend den Betrag
der einzuführenden Verzögerung wird vom Wirtscomputer (30)
über Datenleitungen (72) zugeführt, die mit einem Vierfach-
Flip-Flop (74) (LS175) verbunden sind, welches durch ein Steuersignal
von einem Anschluß (75) freigegeben wird. Die Ausgangsleitungen
des Flip-Flops (74) sind über TTL/ECL-Umsetzer (76) (10124)
mit einer programmierbaren Verzögerungsleitung (78) (SPECL DL 255
der Fa. Engineering Component Company, San Luis Obispo, Kalifornien,
USA) verbunden. Das Ausgangssignal der programmierbaren Verzögerungs
leitung (78) wird zwei Leitungsempfängern (80) (10H116) zugeführt,
um zwei Sätze von Gegentaktsignalen, ODDn, ODDn*, EVENn und
EVENn* zu erzeugen, die der Treibersteuerschaltung (32)
(Fig. 1) zugeführt werden. Der Bereich der Verzögerungsleitung
(78) beträgt bei dieser Ausführungsform 8 ns mit einer Auflösung
von 500 ps, falls erforderlich kann eine feinere Auflösung durch
andere computergesteuerte Verzögerungsschaltungen erhalten werden.
Fig. 3 zeigt die Komponenten der Flankenwahlschaltung (46),
die sowohl durch eine Vorderflanke als auch durch eine Rückflanke
ausgelöst werden kann. Die Flankenwahlschaltung (46) enthält
ECL-Gegentaktsignalleitungen (81, 82) (die Leitung (82) führt
das Signal, die Leitung (81) das Komplement), und ENPSLOPE- sowie
ENNSLOPE-Steuerleitungen (83, 84) vom Wirtscomputer (30), welche auswählen,
ob die Schaltung (46) entweder durch die positive Flanke oder
die negative Flanke eines ECL-Impulses auf den Leitungen (81, 82)
getriggert wird. Die Gegentaktsignaleingangsleitungen (81, 82)
sind mit Gattern (86, 88) (10102) über Zwischenverstärker oder
Leitungsempfänger (85) (10216) direkt gekoppelt. Die Leitungen
(81, 82) sind außerdem mit den Gattern (86, 88) über einen
Leitungsempfänger (90) (10216), eine Verzögerungsleitung (92)
(SPECL TCR 527) und einen Leitungsempfänger (94) gekoppelt.
Die ENPSLOPE- und die ENNSLOPE-Steuerleitung (83) bzw. (84)
sind über TTL/ECL-Umsetzer (96) bzw. (98) (10124) mit den
Gattern (86, 88) in der dargestellten Weise gekoppelt. Die
Dauer eines an einem Anschluß (100) auftretenden Auslöseimpulses
wird durch die Verzögerungsleitung (92) bestimmt. Die Leitungen
(102, 104) zwischen dem Leitungsempfänger (85) und dem Gatter (86)
bzw. (88) sind strukturmäßig gleich ebenso wie die Leitungen
(106, 108) zwischen den Gattern (86, 88) und dem Anschluß (100),
um die Verzögerungs- oder Laufzeiten durch die beiden Signalwege
gleich zu machen. Die Gatter (86, 88) sind in der gleichen
integrierten Schaltung enthalten, so daß sie ebenfalls gleiche
Lauf- oder Verzögerungszeiten aufweisen.
Die in Fig. 4 als Blockschaltbild dargestellte Zeitzählerschaltung
(49) enthält einen Zeitzähler (110) und einen Ereigniszähler
(112), die beide so geschaltet sind, daß sie während eines
vorgegebenen Zeitfensters zählen, welches durch eine Steuer
schaltung (114) festgelegt wird. Der Referenztaktgeber (58)
ist mit dem Zeitzähler (110) über einen Eingangsmultiplexer
(134) verbunden, und der Anschluß (100) der Flankenwahlschaltung
(46) ist mit dem Ereigniszähler über einen weiteren Eingangsmultiplexer
(132) verbunden. Die Ausgänge des Zeitzählers (110) und des
Ereigniszählers (112) sind mit dem Wirtscomputer (30) gekoppelt.
Der Periodengenerator (16), der Phasengenerator (18) und der
Sondengenerator (48) enthalten jeweils Ausgleichsschaltungen,
die funktionsmäßig den Ausgleichsschaltungen (22 bis 26) entsprechen
und vom Wirtscomputer (30) gesteuert werden, so daß die
Laufzeiten der Signalwege durch diese Schaltungen eingestellt
werden können.
Im Betrieb werden die verschiedenen Signalwege für die Zeitsteuersignale
im Schaltungsprüfgerät (10) einzeln nacheinander über
die Flankenwahlschaltung (46), die Multiplexer (38, 40),
die Freigabeschalter (44, 50, 52 und 54) und andere Schalter
in eine Schleife geschaltet, um oszillierende bzw.
sich wiederholende Impulse zu erzeugen, deren
Frequenz von der Laufzeitverzögerung in dem betreffenden Signalweg
abhängt. Nachdem die Verzögerung in einem vorgegebenen Signalweg
einjustiert worden ist, wird ein anderer Signalweg über die
Flankenwahlschaltung (46) in eine Schleife geschaltet und
einjustiert, usw.
Diese Einjustierung erfolgt zum
Zwecke des Abgleichs der Laufzeiten.
Für einen guten Laufzeitabgleich müssen sowohl die Vorderflanke
als auch die Rückflanke des vom Treiber (34) gelieferten
Ausgangsimpulses als auch die Ein/Aus-Steuersignale für den
Treiber (34) getrennt abgeglichen werden. Während des
Abgleichvorgangs wird der Periodengenerator (16) über den Umschalter (65) so angeschlossen,
daß er durch die Auslöseimpulse vom ODER-Glied (64) angesteuert
wird. Anfänglich wird mittels der Starterschaltung (66) ein Start
impuls erzeugt, und der Periodengenerator (16) sowie der Phasen
generator (18) liefern die gewünschten Zeitsteuersignale T₁,
T₂ und T x an den gerade abzugleichenden Kanal. Die Impulse T₁ und
T₂ werden von der Treibersteuerschaltung (32) dazu verwendet, einen
Ausgangsimpuls mit der gewünschten Vorderflanke und der gewünschten
Rückflanke am Ausgang des Treibers (34) zu erzeugen, und dieser
Impuls durchläuft dann den Kanalmultiplexer (38) sowie den
Schlitzmultiplexer (40) zum Hauptdetektor (42), der ihn wieder
zurück in ein ECL-Gegentaktsignal umsetzt, welches über den
Schalter (44) zur Flankenwahlschaltung (46) gelangt.
Wie aus Fig. 3 ersichtlich ist, wird der ECL-Gegentaktimpuls
auf den Leitungen (81) und (82) sowohl dem Leitungsempfänger
(85) als auch dem Leitungsempfänger (90) zugeführt. Das
Ausgangssignal des Leitungsempfängers (85) wird den Gattern (86, 88)
direkt zugeführt, um den Auslöseausgangsimpuls am Anschluß (100)
beginnen zu lassen. Der Impuls von der Leitung (82) durchläuft den
Empfänger (90), die Verzögerungsleitung (82) und den Leitungs
empfänger (94), um die Rückflanke des Auslöseausgangsimpulses
eine Zeitspanne T w nach der Vorderflanke zu erzeugen, so daß
sich ein Auslöseimpuls bekannter Dauer oder Breite T w ergibt.
Wie aus Fig. 6 ersichtlich ist, wird ein Auslöseimpuls durch
die Vorderflanke (116) oder durch die Rückflanke (118) eines
Zeit- oder Taktimpulses (114) erzeugt, je nachdem ob die
ENPSLOPE-Leitung (83) oder die ENNSLOPE-Leitung (84) erregt ist.
Bei einem Impuls mit einer positiven Vorderflanke und einer
negativen Rückflanke, wie er in Fig. 6 dargestellt ist, wird
bei Erregung der ENPSLOPE-Leitung (83) der Auslöseimpuls (120)
bei der Wahrnehmung der Vorderflanke (116) erzeugt. Die
Vorderflanke des Auslöseimpulses (120) tritt eine endliche
Zeit T n nach dem Zeitpunkt des Auftretens der Vorderflanke
(116) auf, diese Zeitspanne stammt von der Verzögerung durch
den Leitungsempfänger (85) und die anderen Schaltungskomponenten,
die sich in Signallaufrichtung vor dem Anschluß (100) befinden.
Die Rückflanke des Auslöseimpulses (120) tritt um die Zeitspanne
T w später auf, wie es durch die Verzögerungsleitung (92) bestimmt
wird. Wenn die ENNSLOPE-Steuerleitung (84) erregt ist, tritt der
Auslöseimpuls (126) erst auf, wenn der negative Abfall der Rückflanke
(118) wahrgenommen wird. Die Vorderflanke (128) des Auslöseimpulses
tritt wieder um eine Zeitspanne T n nach der Rückflanke (118) auf
und die Breite oder Dauer des Impulses (186) ist T w . Der Grund
dafür, daß die Verzögerung T n in beiden Fällen gleich ist, liegt
darin, daß die Leitungen (102, 104) sowie die Leitungen (106, 108)
abgeglichen (gepaart) sind und daß sich die Gatter (86, 88) in
der gleichen Schaltungseinheit befinden.
In der Schaltungsanordnung gemäß Fig. 1 gelangt der Auslöseimpuls
vom Anschluß (100) dann über die Leitung (60) zum ODER-Glied (64)
und zur Zeitzählerschaltung (49). Der Auslöseimpuls vom ODER-Glied
(64) löst im Periodengenerator (16) und Phasengenerator (18)
den nächsten Satz von Zeitsteuersignalen aus, und die Flanken
wahlschaltung (46) liefert einen neuen Auslöseimpuls, usw.
Wie aus Fig. 4 ersichtlich ist, werden die Auslöseimpulse
von der Flankenwahlschaltung (46) auch über den Multiplexer (132)
dem Ereigniszähler (112) zugeführt. Der Zeitzähler (110) zählt
die Taktimpulse vom Taktgeber (58), die durch den Eingangs
multiplexer (134) laufen, während der Ereigniszähler (112) die
Auslöseimpulse von der Flankenwahlschaltung (46) zählt. Die
Zählerlogik oder -steuerung ist so aufgebaut, daß der Zeitzähler
(110) und der Ereigniszähler (112) eine vorgegebene Anzahl von
Ereignissen (d.h. Auslöseimpulsen) zählen und der im Zeitzähler
(110) akkumulierte Zählwert wird dann zum Wirtscomputer (30)
übertragen. Diese Art der Zeitmessung ist als Periodenmittelung
bekannt und gestattet es, eine feine Auflösung bei einer kleinen
Anzahl von Zählwerten und damit einer kleinen Zeitspanne zu
erreichen. Der Wirtscomputer (30) verwendet die Zählwertinformation
dazu, die Verzögerung in einer der Ausgleichsschaltungen (22, 24
und 26) einzustellen. Wenn die Vorderflanke von der Flankenwahl
schaltung (46) wahrgenommen wird, wird die T₁-Ausgleichsschaltung
(22) entweder durch Vergrößern oder Verkleinern der Verzögerung
einjustiert, je nachdem, ob die Anzahl der vom Zeitzähler gezählten
Impulse kleiner oder größer als die der gewünschten Laufzeitverzögerung
entsprechende Anzahl ist. Diese Abgleichvorgänge
werden fortgesetzt, bis die Anzahl der vom Zeitzähler (110) gezählten
Taktimpulse innerhalb der durch die einstellbare Verzögerungsleitung
(78) gegebenen Empfindlichkeit gleich dem gewünschten Zählwert ist.
Wenn die von der Flankenwahlschaltung (46) wahrgenommene Flanke
die Rückflanke ist, erfolgt der Abgleich unter Verwendung der
T₂-Ausgleichsschaltung (24) in entsprechender Weise. Wenn der
T₂-Ein/Aus-Weg abzugleichen ist, wird ein Abschlußwiderstand
(138) durch einen Schalter (136) angeschaltet, um eine Rückflanke
in Abhängigkeit vom Auftreten von T x zu erzeugen; T₁ wird dazu
verwendet, die Vorderflanke zu erzeugen und
die Rückflanke wird durch die Flankenwahlschaltung (46) wahrgenommen.
Die verschiedenen Signalwege des Phasengenerators (18) werden in
entsprechender Weise abgeglichen, indem der Schalter (52)
geschlossen und die Schalter (44, 50 und 54) geöffnet werden, so daß
die Schleife nun durch den 16-Phasen-Phasengenerator (18) geht.
In die Schleife wird zu einem bestimmten Zeitpunkt nur jeweils
ein Signalweg eingeschaltet, es werden wieder die oszillierenden
bzw. sich wiederholenden Auslöseimpulse erzeugt,
die Frequenz wird gemessen, und die einstellbare Verzögerung wird
entsprechend abgeglichen. Der Periodengenerator (16) und der Sondengenerator
(18) werden in entsprechender Weise hinsichtlich der Signallaufzeiten
abgeglichen.
Die Verzögerungsleitung (62) ermöglicht es, in eine Schleife
eine bekannte Verzögerung einzuführen, so daß ein Auslöseimpuls
erst nach der minimalen Wiederauslösezeit des Periodengenerators
(16) erzeugt wird.
Ein Vorteil der vorliegenden Schaltungsanordnung besteht darin,
daß durch Rauschen verursachten Signalschwankungen oder
Signalzittern am Treiberausgang und einer verschlechterten
Flankengeschwindigkeit durch die Periodenmittelungsmethode
automatisch Rechnung getragen wird.
Die oben beschriebene Ausführungsform läßt sich in der
verschiedensten Weise abwandeln, ohne den Rahmen der Erfindung
zu überschreiten. Beispielsweise kann in einem mehrere Kanäle aufweisenden
Prüfgerät, in dem jeder Kanal seinen eigenen Zeitgeber oder
Taktgenerator enthält, die einstellbare Verzögerung durch diesen
Generator bewirkt werden. Die einstellbare Verzögerung kann
auch auf andere Weise realisiert werden, z.B. kann man eine
Differenzverzögerungsleitung benutzen. Anstelle der Multiplexer
(38, 40) mit gleichen Laufzeiten in allen Signalwegen kann
man Multiplexer mit bekannten, jedoch gegebenenfalls verschiedenen
Laufzeiten in den verschiedenen Signalwegen verwenden und
den Laufzeitunterschieden mittels der einstellbaren Verzögerungen
Rechnung tragen.
Durch die Erfindung wird also die Möglichkeit geschaffen, die
einstellbaren Verzögerungseinrichtungen eines Schaltungsprüfgerätes mit
mehreren Kanälen dadurch schnell zu synchronisieren, daß man einen zeitbestimmenden
Impuls, der das Ende eines vorgegebenen Signalweges
im Prüfgerät erreicht hat, dazu benutzt, den nächsten Zeitimpuls
am Eingang des Signalweges auszulösen, so daß
oszillierende bzw. sich wiederholende Impulse erzeugt werden,
deren Frequenz von der Laufzeitverzögerung in dem betreffenden
Signalweg abhängt. Diese Frequenz wird mit einer Referenz
verglichen und die Verzögerungs- oder Laufzeit in dem betreffenden
Signalweg wird dann abgeglichen, bis die laufzeitabhängige
Frequenz mit einer gewünschten Sollfrequenz übereinstimmt.
Claims (16)
1. Anordnung zur Angleichung der Laufzeitcharakterisiken
in den Kanälen eines Schaltungsprüfgerätes, das auf
grund von Auslöseimpulsen, die auf die Eingänge verschiedener
Signalwege gegeben werden und normalerweise
von einem Betriebstaktgeber kommen, Prüfsignale an den
Ausgängen von Treibern an den Enden der Signalwege ent
wickelt,
mit einer Meßeinrichtung, die einen Eingang zum Empfang
der Treiberausgangssignale hat und auf Impulse
anspricht, die in vorgegebener zeitlicher Beziehung zu
den Auslöseimpulsen stehen, um Meßwerte zu entwickeln,
die repräsentativ für die zeitlichen Verzögerungen zwi
schen den Auslöseimpulsen und den durch sie hervorge
rufenen Treiberausgangssignalen sind,
und mit in allen anzugleichenden Signalwegen vorgesehenen
Verzögerungseinrichtungen, deren Verzögerungszei
ten durch eine Steuereinrichtung abhängig von den Meß
werten im Sinne einer Angleichung der Meßwerte an zu
geordnete Referenzwerte einstellbar sind,
dadurch gekennzeichnet, daß
die Meßeinrichtung folgendes enthält:
eine Auslöseschaltung, die jedes empfangene Trei
berausgangssignal in einen Auslöseimpuls für die Ent
wicklung des nächsten Treiberausgangssignals umsetzt;
einen Frequenzmesser (49, 58), der auf die aufeinanderfolgenden
Auslöseimpulse anspricht, deren Folge
frequenz mißt und als besagten verzögerungsrepräsentativen
Meßwert an die Steuereinrichtung (30) liefert.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß
in jedem Kanal (20) mehrere Signalwege für verschiedene
Zeitsteuersignale (T₁, T₂, T x) vorgesehen sind, die in
einer Zeitsteuerschaltung (16, 18) durch einen Auslöse
impuls ausgelöst werden und die das zeitliche Auftreten
verschiedener Zustandsänderungen
des Treibers (34) des betreffenden Kanals
bestimmen, und daß jeder dieser Signalwege eine
eigene, durch die Steuereinrichtung (30) einstellbare
Verzögerungseinrichtung (78 in 22, 24, 26) enthält.
3. Anordnung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß zwei der Zeitsteuersignale (T₁, T₂)
die Vorder- und die Rückflanke des Treiberausgangssignals
bestimmen und daß die Auslöseschaltung eine Flankenwahl
schaltung (46) enthält, die wahlweise auf die Vorderflanke
oder die Rückflanke des Treiberausgangsimpulses an
spricht und entweder bei der Vorderflanke oder bei der
Rückflanke einen Auslöseimpuls liefert.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß
die Flankenwahlschaltung (46) eine Einrichtung (92) zur
Bemessung des Auslöseimpulses mit einer vorgegebenen
Dauer enthält.
5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß
die Flankenwahlschaltung (46) eine Einrichtung (85, 86,
88) zum Wahrnehmen einer positiv oder einer negativ ge
richteten Flanke eines ihr zugeführten Impulses enthält.
6. Anordnung nach einem der vorhergehenden Ansprüche, da
durch gekennzeichnet, daß der Frequenzmesser (49,58)
einen Zeitzähler (110), der frequenzkonstante Taktim
pulse von einem Taktgeber (58) zählt, und einen Ereigniszähler
(112), der die von der Auslöseschaltung
gelieferten Auslöseimpulse zählt, enthält, und daß die
beiden Zähler für ein gleichzeitiges Freigeben und Außer
betriebsetzen geschaltet sind.
7. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß
in jedem Kanal (20) eine Treibersteuerschaltung (32) vor
gesehen ist, welche bei Empfang des ersten Zeitsteuer
signals (T₁) einen Treibereingangsimpuls beginnt und bei
Empfang des zweiten Zeitsteuersignals (T₂) den Treiber
eingangsimpuls beendet.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß
ein drittes der Zeitsteuersignale ein Schaltsignal (T x)
für die Treibersteuerschaltung (32) zum Einschalten und
Ausschalten des Treibers (34) ist.
9. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß
mit den Ausgängen mehrerer Treiber (34) eine Multiplex
schaltung (38) verbunden ist, die die Ausgänge der Treiber
selektiv mit einer zu prüfenden Schaltung (12) oder
mit der Auslöseschaltung verbindet.
10. Anordnung nach Anspruch 2, gekennzeichnet durch einen mit
den Ausgängen mehrerer Treiber (34) verbundene Multiplex
schaltung (38, 40) zum wahlweisen Verbinden eines Aus
gangs eines Treibers (34) mit der Auslöseschaltung,
wobei die Signalwege in der Multiplexschaltung von den
Treiberausgängen zu der Auslöseschaltung bekannte Lauf
zeitverzögerungen aufweisen.
11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß
die Signalwege in der Multiplexschaltung (38, 40) von
den Treiberausgängen zu der Auslöseschaltung (46) gleiche
Laufzeitverzögerungen aufweisen.
12. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß
zwischen die Auslöseschaltung und den Eingang der
Zeitsteuerschaltung (16,18) eine Verzögerungsleitung
(60) geschaltet ist, die einen Höchstwert für die
Folgefrequenz der aufeinanderfolgenden, von der Aus
löseschaltung gelieferten Auslöseimpulse festlegt.
13. Anordnung nach Anspruch 2, gekennzeichnet durch eine
Starterschaltung (66) zum Erzeugen eines anfänglichen
Auslöseimpulses.
14. Anordnung nach Anspruch 10 oder 11, dadurch gekenn
zeichnet, daß von einem, mit einer einstellbaren Ver
zögerungseinrichtung versehenen Signalweg in der Zeit
steuerschaltung (16, 18) Verbindungen zum Eingang (81,
82) der Auslöseschaltung vorgesehen sind und daß
eine Wähleinrichtung (44, 52, 54, 50) vorgesehen ist,
um wahlweise die Multiplexschaltung (40) oder den
besagten Signalweg der Zeitsteuerschaltung mit der
Auslöseschaltung zu koppeln.
15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß
die Zeitsteuerschaltung einen Periodengenerator (16)
und einen Phasengenerator (18) enthält, und daß mehrere
Verbindungen von mehreren, mit jeweils einer einstell
baren Verzögerungseinrichtung versehenen Signalwegen
im Perioden- und im Phasengenerator zur Auslöseschal
tung vorgesehen sind und daß die Wähleinrichtung
(44, 52, 54, 50) wahlweise eine dieser Verbindungen
oder den Ausgang der Multiplexschaltung (40) zur
Flankenwahlschaltung (46) durchschaltet.
16. Schaltungsanordnung nach Anspruch 2, dadurch gekenn
zeichnet, daß jede einstellbare Verzögerungseinrichtung
in den Signalwegen eine digital gesteuerte Verzögerungs
leitung (78) ist und daß die Zeitsteuerschaltung (16,18)
die Zeitsteuersignale als Gegentaktsignale liefert, die
über einen ersten Leitungsempfänger (70) auf die be
treffende einstellbare Verzögerungsleitung gegeben wer
den, und daß der Ausgang der Verzögerungsleitung mit
einem zweiten Leitungsempfänger (80) verbunden ist, der
ein Gegentaktausgangssignal liefert.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/794,303 US4660197A (en) | 1985-11-01 | 1985-11-01 | Circuitry for synchronizing a multiple channel circuit tester |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3637145A1 DE3637145A1 (de) | 1987-05-21 |
DE3637145C2 true DE3637145C2 (de) | 1989-01-19 |
Family
ID=25162273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19863637145 Granted DE3637145A1 (de) | 1985-11-01 | 1986-10-31 | Schaltungsanordnung zum synchronisieren eines mehrkanal-schaltungspruefgeraetes |
Country Status (6)
Country | Link |
---|---|
US (1) | US4660197A (de) |
JP (1) | JP2620783B2 (de) |
CA (1) | CA1243735A (de) |
DE (1) | DE3637145A1 (de) |
FR (1) | FR2589585B1 (de) |
GB (1) | GB2182453B (de) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4908576A (en) * | 1987-09-08 | 1990-03-13 | Jackson Daniel K | System for printed circuit board testing |
JP2688941B2 (ja) * | 1988-08-29 | 1997-12-10 | 株式会社アドバンテスト | 位相補正装置 |
JPH0374365U (de) * | 1989-11-22 | 1991-07-25 | ||
US5159337A (en) * | 1990-05-01 | 1992-10-27 | U.S. Philips Corp. | Self-aligning sampling system and logic analyzer comprising a number of such sampling systems |
US5225772A (en) * | 1990-09-05 | 1993-07-06 | Schlumberger Technologies, Inc. | Automatic test equipment system using pin slice architecture |
JPH04157379A (ja) * | 1990-10-20 | 1992-05-29 | Fujitsu Ltd | 遅延測定方式 |
US5471136A (en) * | 1991-07-24 | 1995-11-28 | Genrad Limited | Test system for calculating the propagation delays in signal paths leading to a plurality of pins associated with a circuit |
US5272729A (en) * | 1991-09-20 | 1993-12-21 | International Business Machines Corporation | Clock signal latency elimination network |
US5463639A (en) * | 1993-04-28 | 1995-10-31 | Advantest Corporation | Automatic pattern synchronizing circuit of an error detector |
JPH07294605A (ja) * | 1994-04-22 | 1995-11-10 | Advantest Corp | 半導体試験装置用校正データの転送装置及びその方法 |
US5581699A (en) | 1995-05-15 | 1996-12-03 | International Business Machines Corporation | System and method for testing a clock signal |
EP0882239B1 (de) * | 1996-02-06 | 2009-06-03 | Telefonaktiebolaget LM Ericsson (publ) | Anordnung und verfahren zur prüfung von integrierten schaltungseinrichtungen |
US5948115A (en) * | 1998-01-30 | 1999-09-07 | Credence Systems Corporation | Event phase modulator for integrated circuit tester |
US6675117B2 (en) | 2000-12-12 | 2004-01-06 | Teradyne, Inc. | Calibrating single ended channels for differential performance |
US20040225976A1 (en) * | 2002-05-30 | 2004-11-11 | Cheung Daniel Y. | Glitch free programmable delay line for edge sensitive design |
US7117382B2 (en) * | 2002-05-30 | 2006-10-03 | Sun Microsystems, Inc. | Variably controlled delay line for read data capture timing window |
JP2006528359A (ja) * | 2003-07-23 | 2006-12-14 | インテリテック コーポレイション | 電子回路のテストおよび配置構成スループットの最適化のためのシステムおよび方法 |
JP5143341B2 (ja) * | 2004-02-18 | 2013-02-13 | 株式会社アドバンテスト | ジッタ測定装置、ジッタ測定方法およびプログラム |
EP1738493A4 (de) * | 2004-02-19 | 2012-02-22 | Georgia Tech Res Inst | Systeme und verfahren zur parallelen kommunikation |
US7239971B2 (en) * | 2004-04-16 | 2007-07-03 | Formfactor, Inc. | Method and apparatus for calibrating communications channels |
US7379395B2 (en) * | 2004-06-30 | 2008-05-27 | Teradyne, Inc. | Precise time measurement apparatus and method |
US7319936B2 (en) * | 2004-11-22 | 2008-01-15 | Teradyne, Inc. | Instrument with interface for synchronization in automatic test equipment |
US7454681B2 (en) * | 2004-11-22 | 2008-11-18 | Teradyne, Inc. | Automatic test system with synchronized instruments |
US7349818B2 (en) * | 2005-11-10 | 2008-03-25 | Teradyne, Inc. | Determining frequency components of jitter |
US7668235B2 (en) * | 2005-11-10 | 2010-02-23 | Teradyne | Jitter measurement algorithm using locally in-order strobes |
US8295182B2 (en) * | 2007-07-03 | 2012-10-23 | Credence Systems Corporation | Routed event test system and method |
KR20100068670A (ko) * | 2008-12-15 | 2010-06-24 | 삼성전자주식회사 | 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US31056A (en) * | 1861-01-01 | Nut-machine | ||
US3976940A (en) * | 1975-02-25 | 1976-08-24 | Fairchild Camera And Instrument Corporation | Testing circuit |
US4392105A (en) * | 1980-12-17 | 1983-07-05 | International Business Machines Corp. | Test circuit for delay measurements on a LSI chip |
JPS5814622A (ja) * | 1981-07-20 | 1983-01-27 | Advantest Corp | 遅延回路 |
JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Icテスタ |
KR900006283B1 (ko) * | 1981-10-26 | 1990-08-27 | 넬슨 스톤 | 전자 검사 장치내의 핀 전자 인터페이스 회로의 자동 디-스큐우잉(De-skewing)방법 및 장치 |
US4489272A (en) * | 1982-07-06 | 1984-12-18 | International Business Machines Corporation | Test circuit for turn-on and turn-off delay measurements |
-
1985
- 1985-11-01 US US06/794,303 patent/US4660197A/en not_active Expired - Lifetime
-
1986
- 1986-10-31 DE DE19863637145 patent/DE3637145A1/de active Granted
- 1986-10-31 FR FR868615226A patent/FR2589585B1/fr not_active Expired - Lifetime
- 1986-10-31 CA CA000521903A patent/CA1243735A/en not_active Expired
- 1986-11-01 JP JP61261749A patent/JP2620783B2/ja not_active Expired - Lifetime
- 1986-11-03 GB GB8626210A patent/GB2182453B/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS62116275A (ja) | 1987-05-27 |
GB2182453A (en) | 1987-05-13 |
US4660197A (en) | 1987-04-21 |
FR2589585A1 (fr) | 1987-05-07 |
CA1243735A (en) | 1988-10-25 |
DE3637145A1 (de) | 1987-05-21 |
GB8626210D0 (en) | 1986-12-03 |
GB2182453B (en) | 1989-09-27 |
FR2589585B1 (fr) | 1991-01-25 |
JP2620783B2 (ja) | 1997-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3637145C2 (de) | ||
DE112005001517B4 (de) | Synchronisation zwischen Niedrigfrequenz- und Hochfrequenzdigitalsignalen | |
DE10082751C2 (de) | Zeitkalibrierverfahren für IC-Tester und das Kalibrierverfahren verwendender IC-Tester mit Kalibrierfunktion | |
DE19644283B4 (de) | Verzögerungszeit-Meßvorrichtung für eine Verzögerungsschaltung | |
DE3047239C2 (de) | Verfahren und Schaltungsanordnung zum Messen der Güte digitaler Übertragungsstrecken und -einrichtungen | |
EP0009572A2 (de) | Verfahren und Anordnung zur Prüfung von durch monolithisch integrierte Halbleiterschaltungen dargestellten sequentiellen Schaltungen | |
DE102006025648A1 (de) | Vorrichtung zum Messen eines Jitters und Verfahren zum Messen eines Jitters | |
DE3702408C2 (de) | ||
DE112004002222T5 (de) | Taktwiedergewinnungsschaltung und Kommunikationsvorrichtung | |
DE69024533T2 (de) | Schnelle Empfangssignalpegelangabe | |
DE3428580C2 (de) | ||
DE10147298A1 (de) | Verfahren und Vorrichtung für Hochgeschwindigkeits-IC-Testschnittstelle | |
DE10002370A1 (de) | LSI-Testvorrichtung, sowie Zeitverhaltenkalibrierverfahren zur Verwendung hiermit | |
DE69013874T2 (de) | Schaltung zur Unterbindung eines metastabilen Zustands. | |
DE3712780A1 (de) | Verfahren und vorrichtung zur messung der laenge einer elektrischen leitung | |
DE4226719C2 (de) | Verfahren zum Prüfen der Funktion elektronischer Bauteile und Prüfvorrichtung zum Durchführen des Verfahrens | |
DE102009007482A1 (de) | Jitterinjektionsschaltung, Mustergenerator, Prüfvorrichtung und elektronische Vorrichtung | |
DE2433885A1 (de) | Verfahren und vorrichtung zum synchronisieren eines testinstruments auf ein digitales system | |
DE102005041048B4 (de) | Integrierter Schaltungsbaustein | |
DE3743434C2 (de) | ||
DE102009007480A1 (de) | Jitterinjektionsschaltung, Mustergenerator, Prüfvorrichtung und elektronische Vorrichtung | |
DE3801223C2 (de) | Gerät zum automatischen Prüfen von elektronischen Schaltungen und zum Durchführen von Zeitmessungen | |
WO1988009511A1 (en) | Process for determining the electrical duration of signal paths | |
DE602005005084T2 (de) | Testfähige integrierte schaltung | |
DE4132325C2 (de) | Anordnung zum automatischen Taktabgleich bei integrierten Schaltkreisen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |