DE3047239C2

DE3047239C2 - Verfahren und Schaltungsanordnung zum Messen der Güte digitaler Übertragungsstrecken und -einrichtungen

Info

Publication number: DE3047239C2
Application number: DE3047239A
Authority: DE
Inventors: Eberhard Prof. Dr.-Ing. 7412 Eningen Schuon
Original assignee: Wandel & Goltermann & Co 7412 Eningen De GmbH
Current assignee: Wandel & Goltermann & Co 7412 Eningen De GmbH
Priority date: 1980-12-16
Filing date: 1980-12-16
Publication date: 1982-12-30
Also published as: US4428076A; GB2089517A; DE3047239A1; GB2089517B

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Messen der Güte (= relative Felllerfreiheit) der Übertragung von Daten- bzw. PCM-Signalen auf einer digitalen Übertragungsstrecke und bzw. oder -einrichtung (Prüfling), bei dem ein auf den Eingang des Prüflings gegebenes Mustersignal M, insbesondere eine Quasizufallsfolge maximaler Länge, mit einem am Ausgang des Prüflings auftretenden, gleichartigen Ausgangssignal A Bit für Bit verglichen wird und die bei Auftreten negativen Vergleichsergebnisse erzeugten Fehlerimpulse Fgezählt werden.

Bei der digitalen Signalübertragung wird die Übertragungsgüte durch die Fehlerhäufigkeit bestimmt. Eine Fehlerzähiung oder die Messung der Fehlerhäufigkeit gibt einen ersten Anhalt über die zu erwartende Übertragungsgüte. Dabei werden alle einlaufenden Fehler gezählt, unabhängig, ob sie statistisch nicht gebunden oder in Büschel auftreten. (Als Büschel können auch die sogenannten Folgefshler in der PCM-Übertragung gelten, die bei der Decodierung des Leitungscodes in der Folge eines wirklichen Fehlers entstehen.) Es gilt:

Gesamtzahl der

ausgewerteten Bits N

Absolute Fehlerzahl (Bitfehler) n_Bll

Bitfehlerhäufigkeit Pe,, =

Da die Datensignale größtenteils in Blöcken übertragen werden, die durch zusätzlich übertragene Zeichen auf Fehlerfreiheit kontrolliert werden können und die bei fehlerhafter Übertragung wiederholt werden, hat ein einzelner Fehler das gleiche Gewicht wie ein ganzes Fehlerbüschel. Sofern also die Fehler sowohl einzeln als auch in Büschel auftreten, gibt die absolute Fehlerzahl bzw. die Bitfehlerhäufigkeit ein zu schlechtes Bild der Qualität.

Bekannt ist die Messung und die Angabe der Blockfehlerzahl oder der Blockfehlerhäufigkeit unter Zugrundelegung der absoluten Fehlerzahl, wobei aber die Länge eines Blocks vorgegeben sein oder aber die Blockfehlerhäufigkeit versuchsweise mit verschieden langen Blöcken gemessen werden muß. Hierfür gilt:

Blocklänge L

Gesamtzahl

der übertragenen Blöcke N/L

Blockfehlerzahl n_Bhdc

Blockfehlerhäufigkeit P_Bhd! = n_B

oder, wenn P_Bi, ■ L < 1 P_Blotk « P_BU ■ L

Der Erfindung liegt die Aufgabe zugrunde, ein Meßverfahren sowie eine für dessen Durchführung geeignete Schaltungsanordnung anzugeben, die ein besseres Bild der Fehlerstruktur ergeben.

Die Erfindung löst diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 abgegebenen Maßnahmen. Auf diese Weise kann die Anzahl /7o der »Einzelfehler« erfaßt werden. Einzelfehler sind hier diejenigen Fehler, die eine Blockwiederholung bedin-

Anzahl der Einzelfehler
Anzahl der Büschel

Einzelfehlerhäufigkeit /c

Büschelfehlerhäufigkeit
absoluter Büschelanteil
relativer Büschelanteil

gen, also nicht diejenigen Bitfehler, die auf den ersten Bitfehler eines Fehlerbüschels in diesem folgen. Damit kann eine ganze Anzahl weiterer für die Beurteilung der Fehlerstruktur aussagekräftiger Begriffe definiert werden. Es gilt:

mittlerer Büschelinhalt

mittlerer Abstand zwischen zwei Einzelfehlern d₀ = =

mittlerer Abstand zwischen zwei Büscheln d_R

Bei gegebener Übertragungsgeschwindigkeit ν (in Bit/sec) kann schließlich noch die zu erwartende Zahl der fehlerfreien Sekunden (EFS) bzw. der fehlerbehafteten Sekunden angegeben werden. Im Mittel entstehen in einem Zeitabschnitt von 1 Sekunde Dauer näherungsweise Po ■ ν Fehler. (Ein Büschel wird nur als 1 Fehler

= "0	+ η	"Büschel)	1
⁼ ⁿBthdtd	Ό ⁺
"o	«Si,	j b ■ P₈₁₁
N		PbühM
ⁿBüscM
N	1
⁼ ⁿBn ~ "o	Po
("Bn - r·

ⁿBü - «0
ⁿBüscM
N
"o
N

Pbh ~ Pq

+ 1

gezählt. Die Näherung gilt, solange P₀- v<\ ist.) Umgekehrt vergehen 1/P₀ · ν Sekunden bzw. Zeitabschnitte von jeweils 1 see Dauer, bis 1 Fehler auftritt. 1

Somit hat man (-P₀-V

-— 1) fehlerfreie Abschnitte oder,

bezogen auf sämtliche 1 / vP₀ Abschnitte,

eine relative Fehlerfreiheit

bzw. eine fehlerfreie Zeit (in %) von

EFS =

(1-P₀- v) 100

P₀-V

Die Erfindung ist in der Zeichnung anhand zweier Ausführungsbeispiele schematisch dargestellt. Hierbei zeigt

F i g. 1 ein Diagramm des zeitlichen Verlaufs von Fehlerimpulsen und Einzelimpulsen,

F i g. 2 ein Blockschaltbild eines ersten Ausführungsbeispiels,

Fig.3 ein Blockschaltbild eines zweiten Ausführungsbeispiels,

Fig.4 ein Diagramm verschiedener, in der Anordnung gemäß F i g. 3 auftretender Signalverläufc.

In dem in Fig. 1 dargestellten Diagramm ist auf der oberen Zeitachse das Auftreten von bitfehlerbedingten Fehlerimpulsen Fund die Lage von Blöcken dargestellt. In den Blöcken 1, 3 und 10 treten einzelstehende Bitfehler auf, während im Block 7 ein Fehlerbüschel mit vier Bitfehlern und auf der Grenze zwischen den Blöcken 11 und 12 ein Fehlerbüschel mit drei Bitfehlern auftritt. Die Darstellung erscheint insoweit verzerrt, als die Bitfehlerhäufigkeit wesentlich größer dargestellt ist als sie in der Praxis auftritt. (Werte von /Ό< 10-⁶ wären normal.) Auf der unteren Zeitachse sind die von der Erfindung erfaßten »Einzelfehler« dargestellt. Fehlerbüschel erscheinen dort also wie ein einzelner Fehler.

Bei dem in F i g. 2 dargestellten ersten Ausführungsbeispiel liegt am ersten Eingang einer Bitvergleichseinrichtung 1 das Ausgangssignal A eines Prüflings 2 und am zweiten Eingang das Mustersignal M einer eine Quasizufallsfolge maximaler Länge erzeugenden Testsignalquelle 3, die vom Ausgangssignal A synchronisiert ist. Der Eingang des Prüflings 2 wird von einem dasselbe Mustersignal M erzeugenden Testsignalgerserator 3' gespeist. Die Bitvergleichseinrichtung 1 liefert bei Auftreten jedes negativen Vergleichsergsbnisses zwisehen den Signalen A und Meinen Fehlerimpuls F. Die Fehlerimpulse F werden einer Zähleinrichtung 4 über einen steuerbaren Unterbrecherschalter 5 zugeführt, deren Ruhekontakt von einem retriggerbaren Monoflop 6 während dessen Standzeit τ\ geöffnet wird. Das Monoflop 6 ist eingangsseitig mit dem Ausgang der Bitvergleichseinrichtung 1 über ein Verzögerungsglied 7 verbunden, das die Fehlerimpulse F um die Zeit Γ2 verzögert, welche der Signallaufzeit vom Ausgang der Bitvergleichseinrichtung 1 bis zum Eingang der Zähleinrichtung 4 entspricht. Die Standzeit Ti des Monoflop 6 ist auf die für die Zugehörigkeit von Fehlerimpulsen zu einem Fehlerbüschel charakteristische Zeitspanne der maximalen Anzahl innerhalb eines

Fehlerbüschels auftretender fehlerimpulsfreier Signalbits eingestellt.

Auf diese Weise gelangt von den Bitfehlern eines Fehlerbüschels jeweils nur der erste Bitfehler zur Zählung an die Zähleinrichtung 4, die daher die »Einzelfehler« zählt. Ein Taktausgang des Testsignalgenerators 3 ist mit einem Zähler 8 verbunden, der daher die Gesamtzahl N der ausgewerteten Bits zählt. Die Inhalte der Zähler 4 und 8 werden in einer

Auswerteeinrichtung9 insVerhältnis ) gesetzt und

dieses als Einzelfehlerhäufigkeit Pa in einer Anzeigevorrichtung 10 ausgegeben.

Eine Abwandlung des ersten Ausführungsbeispiels ergibt sich in der in F i g. 2 strichpunktiert dargestellten Weise. Dabei ist das Mustersignal M des sendeseitigen Testsignalgenerators 3' dem zweiten Eingang der Bitvergleichseinrichtung 1 sowie einem Taktregenerator 11 zugeführt. Dafür entfällt dort der empfangsseitige Testsignalgenerator 3.

Bei dem in F i g. 3 dargestellten zweiten Ausführungsbeispiel liegt das Ausgangssignal A des Prüflings 2 am ersten Eingang der Bitvergleichseinrichtung 1 und am Eingang eines Taktregenerators 11', dessen Ausgang das Taktsignal Tführt und mit dem Clock-Eingang eines setzbaren asynchronen Rückwärtszählers 6', dem Triggereingang eines D-Flipflops 5', dem Synchronisationseingang des empfangsseitigen Testsignalgenerators 3' und dem Eingang eines die Gesamtzahl N der ausgewerteten Bits erfassenden Zählers 12 verbunden ist. Der Ausgang der Bitvergleichseinrichtung 1 liegt am Eingang eines die absolute Fehlerzahl nun erfassenden Zählers 13 und an den ersten Eingängen einer Anzahl von Und-Schaltungen 14, deren zweite Eingänge an einer digitalen Handeinstellvorrichtung 15 liegen, an der die maximale Anzahl m bitfehlerfreier Signalbits eines Fehlerbüschels einstellbar ist. Die Ausgänge der Und-Schaltungen M sind mit Setzeingängen des Rückwärtszählers 6' verbunden. Die Parallelausgänge des Rückwärtszählers 6' liegen an einer Oder-Schaltung ίο 16, deren Ausgang mit dem D-Eingang des D-Flipflops 5' verbunden ist. Der (^-Ausgang des D-Flipflops 5' liegt am Eingang eines die Anzahl no der Einzelfehler erfassenden Zählers 4' und am D-Eingang eines zweiten D-Flipflops 17, dessen Triggereingang am Ausgang der Bitvergleichseinrichtung 1 liegt. Der Q-Ausgang des D-Flipflops 17 ist mit dem Eingang eines die Büschelanzahl neuschci erfassenden Zählers i» verbunden, mid der Rückstelleingang /?des D-Flipflops 17 liegt am (^-Ausgang des D-Flipflops 5', mit dem auch ein Sperreingang 8 des Rückwärtszählers 6' verbunden ist. Die Inhalte der Zähler 4', 12,13 und 18 können in einen Rechner 19 übernommen werden, der daraus die interessierenden Werte Po ermittelt.

Die in Fig.3 dargestellte Anordnung arbeitet in der aus dem in F i g. 4 dargestellten Diagramm ersichtlichen Weise. Dabei ist angenommen, daß ein Fehlerbüschel durch das Auftreten von maximal m = 4 bitfehlerfreien Signalbits ( = 4-Bit-Lücke zwischen zwei Fehlerimpulsen F) gekennzeichnet, die digitale Handeinstellvorrichtung (15 in F i g. 3) also entsprechend eingestellt ist.

Hierzu 2 Blatt Zeichnungen

Claims

Il ι* st Patentansprüche:

1. Verfahren zum Messen der Güte ( = relative Fehlerfreiheit) der Übertragung von Daten- bzw. PCM-Signalen auf einer digitalen Übertragur.gsstrecke und bzw. oder -einrichtung (Prüfling), bei dem ein auf den Eingang des Prüflings gegebenes Mustersignal M, insbesondere eine Quasizufallsfolge maximaler Länge, mit einem am Ausgang des Prüflings auftretenden gleichartigen Ausgangssignal A Bit für Bit verglichen wird und die bei Auftreten negativer Vergleichsergebnisse erzeug'.en Fehlerimpulse F gezählt werden, dadurch gekennzeichnet, daß während einer nach jedem Fehlerimpuls Fjeweils neu beginnenden Zeitspanne, in der eine die Zugehörigkeit eines Fehlerimpulses F zu einem vorangegangenen Fehlerbüschel kennzeichnende maximale Anzahl m von fehierimpulsfreien Signalbits auftritt, das Zählen weiterer Fehlerimpulse F unterbrochen wird und das Zählergebnis auf die Anzahl /Vder insgesamt in der Meßzeit eingelaufenen Bits bezogen wird.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 mit einer Bitvergleichseinrichtung (1), an deren einem Eingang das Ausgangssignal A des Prüflings (2) und derem anderen Eingang das Mustersignal Meiner örtlichen Testsignalquelle (3) oder einer den Prüfling (2) speisenden Testsignalquelle (3') liegt, dadurch gekennzeichnet, daß die bei Bitungleichheit auftretenden /7_fl„ Fehlerimpulse Fder Bitvergleichseinrichtung (1) einer Zähleinrichtung (4) über einen Unterbrecherschalter (5) zugeführt sind, der nur die no Fehlerimpulse F durchläßt, wenn sie nach einer nach jedem der n/j„ Fehierimpulse F jeweils neu beginnenden, durch ein Zeitglied (6) bestimmten Zeitspanne (ri) erscheinen, in der eine die Zugehörigkeit eines folgenden Fehlerimpulses zu einem vorangegangenen Fehlerbüschel kennzeichnende maximale Anzahl (m) fehlerimpulsfreier Signalbits auftritt, und daß der Inhalt (n₀) der Zähleinrichtung (4) mit Hilfe einer Bewertungseinrichtung auf die Anzahl Nder während der Meßzeit im Mustersignal aufgetretenen Bits bezogen wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Unterbrecherschalter ein elektronisch steuerbarer Schalter (5) und das Zeitglied ein von den Fehlerimpulsen Fretriggerbares Monoflop (6) ist, dessen Standzeit (ü\) der Dauer der maximalen Lücke zwischen zwei Fehlersignalen eines Büschels entspricht und das in seiner Arbeitsstellung den Schalter (5) betätigt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß dem Triggerausgang des Monoflops (6) ein Verzögerungsglied (7) vorgeschaltet ist, dessen Verzögerungszeit (Γ2) der Laufzeit der Fehlerimpulse F zwischen dem Ausgang der Bitvergleichseinrichtung (1) und dem Eingang der Zähleinrichtung (4) entspricht.

5. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Unterbrecherschalter ein von einem aus dem Ausgangssignal A oder dem Mustersignal M abgeleiteten Taktsignal Fgetaktetes D-Flip-Flop (5') und das Zeitglied ein ebenso getakteter, auf eine der Dauer (τ\) der maximalen Lücke zwischen zwei Fehlerimpulsen eines Büschels entsprechende Bitzahl (m) setzbarer Rückwärtszähler (6') mit einer an seinen Parallelausgangen liegenden, ausgangsseitig mit dem Eingang des Rückwärtszählers (6') verbundenen ODER-Schaltung (16) ist.