JPH0795166A - 伝送システムの試験装置 - Google Patents
伝送システムの試験装置Info
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- JPH0795166A JPH0795166A JP5233633A JP23363393A JPH0795166A JP H0795166 A JPH0795166 A JP H0795166A JP 5233633 A JP5233633 A JP 5233633A JP 23363393 A JP23363393 A JP 23363393A JP H0795166 A JPH0795166 A JP H0795166A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/50—Testing arrangements
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】
【目的】 伝送システムの試験装置に関し、試験装置内
で発生する擬似同期状態によりアラームが出続けること
を防止することを目的とする。 【構成】 試験パターンＰを、試験対象たる伝送システ
ムＴＳに入力する試験パターン挿入部１１と、伝送シス
テムＴＳを通過する信号を検査して試験パターンＰが正
常に受信されたか否かを判別する試験パターン確認部１
２と、を有する試験装置１０に対し、試験終了後に引き
続いて所定時間ｔの間、試験パターンＰと同一でない非
試験パターンを送出する非試験パターン追送部２０を設
けるように構成する。
で発生する擬似同期状態によりアラームが出続けること
を防止することを目的とする。 【構成】 試験パターンＰを、試験対象たる伝送システ
ムＴＳに入力する試験パターン挿入部１１と、伝送シス
テムＴＳを通過する信号を検査して試験パターンＰが正
常に受信されたか否かを判別する試験パターン確認部１
２と、を有する試験装置１０に対し、試験終了後に引き
続いて所定時間ｔの間、試験パターンＰと同一でない非
試験パターンを送出する非試験パターン追送部２０を設
けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は伝送システムの試験装置
に関する。伝送システム、例えば高速ディジタル専用線
を通して伝送される信号（主伝送信号）を受信して処理
し、再び送信するような局内伝送装置、あるいは複数の
該局内伝送装置を有し、これらを高速ディジタル専用線
で連結して構成される伝送システムにおいては、その局
内伝送装置内で閉じた試験や、複数の局内伝送装置にま
たがる試験が行われる。
に関する。伝送システム、例えば高速ディジタル専用線
を通して伝送される信号（主伝送信号）を受信して処理
し、再び送信するような局内伝送装置、あるいは複数の
該局内伝送装置を有し、これらを高速ディジタル専用線
で連結して構成される伝送システムにおいては、その局
内伝送装置内で閉じた試験や、複数の局内伝送装置にま
たがる試験が行われる。
【０００２】例えば、上記伝送システムを含むネットワ
ークのサービスを商用化する際（いわゆるＳＥＲＶＩＣ
Ｅ−ＩＮ）の事前確認のために、上記試験は不可欠であ
る。また、例えば上記ネットワークに障害が発生したと
すれば、その障害箇所の特定のために上記試験は不可欠
である。
ークのサービスを商用化する際（いわゆるＳＥＲＶＩＣ
Ｅ−ＩＮ）の事前確認のために、上記試験は不可欠であ
る。また、例えば上記ネットワークに障害が発生したと
すれば、その障害箇所の特定のために上記試験は不可欠
である。
【０００３】
【従来の技術】図７は伝送システムの試験装置の一般的
構成を示す図である。本図において、ＴＳが既述の、試
験対象となる伝送システムであり、伝送システムＴＳは
通常は主伝送信号を受信して処理し、再び送信する。本
発明が対象とする試験装置１０は、図示するとおり、基
本的には、試験対象となる伝送システムＴＳに対して、
一定のビットパターンを繰り返してなる試験パターンＰ
を送出する試験パターン挿入部１１と、伝送システムＴ
Ｓを通過して出力される信号を検査して、その試験パタ
ーンＰが正常に受信されたか否かを確認する試験パター
ン確認部１２とを含んでなる。
構成を示す図である。本図において、ＴＳが既述の、試
験対象となる伝送システムであり、伝送システムＴＳは
通常は主伝送信号を受信して処理し、再び送信する。本
発明が対象とする試験装置１０は、図示するとおり、基
本的には、試験対象となる伝送システムＴＳに対して、
一定のビットパターンを繰り返してなる試験パターンＰ
を送出する試験パターン挿入部１１と、伝送システムＴ
Ｓを通過して出力される信号を検査して、その試験パタ
ーンＰが正常に受信されたか否かを確認する試験パター
ン確認部１２とを含んでなる。
【０００４】さらに具体的には、前記試験パターン挿入
部１１および前記試験パターン確認部１２は次のように
構成される。図８は図７のさらに具体的な構成例を示す
図である。本図において、試験パターン挿入部１１はＰ
Ｎ（Ｐｓｅｕｄｏ Ｎｏｉｓｅ）パターン発生器１３よ
りなり、いわゆる擬似ランダムパターンを発生し、これ
が上述の試験パターンＰとなる。この試験パターンが伝
送システムＴＳに送り込まれる。なお、ＰＮパターン発
生器１３は、一般にｎ段のフリップ・フロップ（ＦＦ・
１，ＦＦ・２…ＦＦ・ｎ）と、その一部に介挿されたＥ
ＯＲゲートとからなり、本図は生成多項式がＸ n ＋Ｘ＋
１である例を示している。
部１１および前記試験パターン確認部１２は次のように
構成される。図８は図７のさらに具体的な構成例を示す
図である。本図において、試験パターン挿入部１１はＰ
Ｎ（Ｐｓｅｕｄｏ Ｎｏｉｓｅ）パターン発生器１３よ
りなり、いわゆる擬似ランダムパターンを発生し、これ
が上述の試験パターンＰとなる。この試験パターンが伝
送システムＴＳに送り込まれる。なお、ＰＮパターン発
生器１３は、一般にｎ段のフリップ・フロップ（ＦＦ・
１，ＦＦ・２…ＦＦ・ｎ）と、その一部に介挿されたＥ
ＯＲゲートとからなり、本図は生成多項式がＸ n ＋Ｘ＋
１である例を示している。
【０００５】一方、上記試験パターンを受ける試験パタ
ーン確認部１２は、ＰＮ同期回路１４と、ＰＮパターン
マッチング回路１５と、それぞれに付帯するスイッチＳ
１およびＳ２とからなる。ＰＮ同期回路１４は、試験開
始と共に、試験パターン挿入部１１より同一ビットパタ
ーンの繰り返しとして送られてくる試験パターンＰを、
スイッチＳ１（実線側に接続しているものとする）を介
して入力し、既知のパターンＰのビットパターンと同一
のビットパターン（擬似ランダムパターン）を検出した
とき、同期確立信号ＳＹＣを発生し、スイッチＳ１を点
線側に、また、点線側にあったスイッチＳ２を実線側に
接続し、引き続いて繰り返し現れるビットパターンが正
しく受信されているか、ＰＮパターンマッチング回路１
５にて判定する。ビットエラーが含まれていればアラー
ムＡＬＭを発生する。この場合、ＰＮパターンマッチン
グ回路１５にて判定の基準とするＰＮパターンは、ＰＮ
同期回路１４（ＰＮパターン発生器１３と同様の回路を
内蔵）が生成したものを使用する。
ーン確認部１２は、ＰＮ同期回路１４と、ＰＮパターン
マッチング回路１５と、それぞれに付帯するスイッチＳ
１およびＳ２とからなる。ＰＮ同期回路１４は、試験開
始と共に、試験パターン挿入部１１より同一ビットパタ
ーンの繰り返しとして送られてくる試験パターンＰを、
スイッチＳ１（実線側に接続しているものとする）を介
して入力し、既知のパターンＰのビットパターンと同一
のビットパターン（擬似ランダムパターン）を検出した
とき、同期確立信号ＳＹＣを発生し、スイッチＳ１を点
線側に、また、点線側にあったスイッチＳ２を実線側に
接続し、引き続いて繰り返し現れるビットパターンが正
しく受信されているか、ＰＮパターンマッチング回路１
５にて判定する。ビットエラーが含まれていればアラー
ムＡＬＭを発生する。この場合、ＰＮパターンマッチン
グ回路１５にて判定の基準とするＰＮパターンは、ＰＮ
同期回路１４（ＰＮパターン発生器１３と同様の回路を
内蔵）が生成したものを使用する。
【０００６】
【発明が解決しようとする課題】上記の従来構成の試験
装置１０を用いたとき、ＰＮ同期回路１４からは同期確
立信号ＳＹＣが発生したのに、ＰＮパターンマッチング
回路１５からはアラームＡＬＭが出力され続け、何度リ
トライしても同じ状況になってしまうという問題があ
る。この問題は伝送システムＴＳおよび試験装置１０の
各々が、別々の試験により、全く正常であることを確認
した後でも発生する。この原因は、試験装置１０が、真
正でない試験パターンに擬似的に同期してしまったもの
と想定される。
装置１０を用いたとき、ＰＮ同期回路１４からは同期確
立信号ＳＹＣが発生したのに、ＰＮパターンマッチング
回路１５からはアラームＡＬＭが出力され続け、何度リ
トライしても同じ状況になってしまうという問題があ
る。この問題は伝送システムＴＳおよび試験装置１０の
各々が、別々の試験により、全く正常であることを確認
した後でも発生する。この原因は、試験装置１０が、真
正でない試験パターンに擬似的に同期してしまったもの
と想定される。
【０００７】したがって本発明は試験パターン確認部１
２内において擬似同期状態が生じることを防止し擬似ア
ラームを発生させることのない、伝送システムの試験装
置を提供することを目的とするものである。
２内において擬似同期状態が生じることを防止し擬似ア
ラームを発生させることのない、伝送システムの試験装
置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。なお、全図を通じて同様の構成要素に
は同一の参照番号または記号を付して示す。したがっ
て、図７および図８と対比すると、本発明（図１）によ
り新たに追加された構成要素は、非試験パターン追送部
２０である。この非試験パターン追送部２０は、前記の
試験パターン挿入部１１から前記試験パターンを送出し
終えた後、引き続く所定時間の間、前記の試験パターン
Ｐに代えて、該試験パターンと同一でない非試験パター
ン（Ｐのバーで示す）を送出する。
を示す図である。なお、全図を通じて同様の構成要素に
は同一の参照番号または記号を付して示す。したがっ
て、図７および図８と対比すると、本発明（図１）によ
り新たに追加された構成要素は、非試験パターン追送部
２０である。この非試験パターン追送部２０は、前記の
試験パターン挿入部１１から前記試験パターンを送出し
終えた後、引き続く所定時間の間、前記の試験パターン
Ｐに代えて、該試験パターンと同一でない非試験パター
ン（Ｐのバーで示す）を送出する。
【０００９】
【作用】上記のＰＮ同期回路１４の同期保護ビット長は
２×ｎビット程度である。ただし、ｎは、図８のＰＮパ
ターン発生器１３におけるフリップ・フロップの段数ｎ
（例えばｎ＝１５）である。このため、２ｎビットだけ
連続したＰＮパターンが該ＰＮ同期回路１４に入ってく
るとこの時点で同期は確立し、引き続き到来するＰＮパ
ターン（試験パターン）のチェックを、ＰＮパターンマ
ッチング回路１５で行うことになる。この場合、ＰＮ同
期回路１４が自ら生成して回路１５に与えらるＰＮパタ
ーンと、回路１５が引き続き受信するＰＮパターン（試
験パターンＰ）とは完全に位相が揃っており、試験パタ
ーンＰにエラービットが含まれない限りアラームＡＬＭ
は回路１５より出力される筈はない。
２×ｎビット程度である。ただし、ｎは、図８のＰＮパ
ターン発生器１３におけるフリップ・フロップの段数ｎ
（例えばｎ＝１５）である。このため、２ｎビットだけ
連続したＰＮパターンが該ＰＮ同期回路１４に入ってく
るとこの時点で同期は確立し、引き続き到来するＰＮパ
ターン（試験パターン）のチェックを、ＰＮパターンマ
ッチング回路１５で行うことになる。この場合、ＰＮ同
期回路１４が自ら生成して回路１５に与えらるＰＮパタ
ーンと、回路１５が引き続き受信するＰＮパターン（試
験パターンＰ）とは完全に位相が揃っており、試験パタ
ーンＰにエラービットが含まれない限りアラームＡＬＭ
は回路１５より出力される筈はない。
【００１０】ところが、既述した擬似同期状態が生ずる
と、擬似同期確立後、回路１４から回路１５に与えられ
るＰＮパターンと、回路１５が引き続き受信するＰＮパ
ターン（試験パターンＰ）の両位相が揃うことは稀であ
り、両位相が異なれば当然アラームＡＬＭを発生する事
態となる。相互に位相の異なる、回路１４から回路１５
へのＰＮパターンと、回路１５の受信ＰＮパターン
（Ｐ）とはその後位相不一致のままであり、アラームＡ
ＬＭが出続ける。
と、擬似同期確立後、回路１４から回路１５に与えられ
るＰＮパターンと、回路１５が引き続き受信するＰＮパ
ターン（試験パターンＰ）の両位相が揃うことは稀であ
り、両位相が異なれば当然アラームＡＬＭを発生する事
態となる。相互に位相の異なる、回路１４から回路１５
へのＰＮパターンと、回路１５の受信ＰＮパターン
（Ｐ）とはその後位相不一致のままであり、アラームＡ
ＬＭが出続ける。
【００１１】上記のような擬似同期状態が発生する原因
について調査したところ、次のような事実が判明した。
図１を参照すると、試験パターン挿入部１１から出た試
験パターンＰが、伝送システムＴＳを通って試験パター
ン確認部１２に至るまでのパス上には様々な回路要素が
ある。これら回路要素のうち、特にバッファメモリが上
記擬似同期状態の発生に関係があることが判明した。
について調査したところ、次のような事実が判明した。
図１を参照すると、試験パターン挿入部１１から出た試
験パターンＰが、伝送システムＴＳを通って試験パター
ン確認部１２に至るまでのパス上には様々な回路要素が
ある。これら回路要素のうち、特にバッファメモリが上
記擬似同期状態の発生に関係があることが判明した。
【００１２】バッファメモリは種々の用途で多数設けら
れるが、速度変換用のバッファメモリもその１つであ
る。特に試験装置１０内には、図８において、点線ブロ
ックＥＳとして示すエラスティック・ストアがあり、こ
こでは低速の試験パターン（例えば２Mbps）を、既述の
高速専用線の速度（例えば８Mbps）に乗せ換えるために
一旦試験パターンＰをバッファする。この他にも、試験
パターン確認部１２に至るパス上には、試験パターンＰ
をバッファするバッファメモリがいくつか存在すると考
えられる。
れるが、速度変換用のバッファメモリもその１つであ
る。特に試験装置１０内には、図８において、点線ブロ
ックＥＳとして示すエラスティック・ストアがあり、こ
こでは低速の試験パターン（例えば２Mbps）を、既述の
高速専用線の速度（例えば８Mbps）に乗せ換えるために
一旦試験パターンＰをバッファする。この他にも、試験
パターン確認部１２に至るパス上には、試験パターンＰ
をバッファするバッファメモリがいくつか存在すると考
えられる。
【００１３】ところで、例えば何らかの回線障害が発生
したため、試験装置１０を起動してその原因を突きと
め、これを修復して再び伝送システムＴＳが通常のサー
ビス状態に入ったものとする。このとき、上記のバッフ
ァメモリ内には、上記の試験のために使用した試験パタ
ーンＰがそのまま残留してしまっている可能性はきわめ
て高い。
したため、試験装置１０を起動してその原因を突きと
め、これを修復して再び伝送システムＴＳが通常のサー
ビス状態に入ったものとする。このとき、上記のバッフ
ァメモリ内には、上記の試験のために使用した試験パタ
ーンＰがそのまま残留してしまっている可能性はきわめ
て高い。
【００１４】そしてその後、また別の回線障害が発生し
たものとする。このために再び試験装置１０は起動され
る。このとき、最初に、試験パターン確認部１２に入る
のは、本来の試験パターン挿入部１１からの試験パター
ンＰではなくて、上記のバッファメモリに残留している
前回の試験時に使用した試験パターン（Ｐ′とする）で
ある可能性がきわめて高い。
たものとする。このために再び試験装置１０は起動され
る。このとき、最初に、試験パターン確認部１２に入る
のは、本来の試験パターン挿入部１１からの試験パター
ンＰではなくて、上記のバッファメモリに残留している
前回の試験時に使用した試験パターン（Ｐ′とする）で
ある可能性がきわめて高い。
【００１５】もしそうであるとすると、試験パターン
Ｐ′を受けたＰＮ同期回路（図２の１４）は、本来の試
験パターンＰであるものと見誤って同期確立信号ＳＹＣ
を出してしまう。そしてＰＮパターンマッチング回路
（図８の１５）は、このときのＰＮパターンＰ′を回路
１４から受けて、引き続く試験パターンＰを待ち受け
る。しかしながら、これらパターンＰとパターンＰ′の
位相がたまたま一致する確率はきわめて低く、結局、回
路１５で両パターンはアンマッチングと判定され、アラ
ームＡＬＭが出続けることになる。
Ｐ′を受けたＰＮ同期回路（図２の１４）は、本来の試
験パターンＰであるものと見誤って同期確立信号ＳＹＣ
を出してしまう。そしてＰＮパターンマッチング回路
（図８の１５）は、このときのＰＮパターンＰ′を回路
１４から受けて、引き続く試験パターンＰを待ち受け
る。しかしながら、これらパターンＰとパターンＰ′の
位相がたまたま一致する確率はきわめて低く、結局、回
路１５で両パターンはアンマッチングと判定され、アラ
ームＡＬＭが出続けることになる。
【００１６】そこで本発明は、毎回の試験の都度、試験
を終了した後に引き続いて所定の時間、試験パターンＰ
とは同一でない非試験パターンを流し、上記バッファメ
モリに、毎試験で用いた試験パターンＰを残さないよう
にする。かくして、従来において、残留した試験パター
ンＰ′はバッファメモリより一掃され、擬似同期状態は
発生しなくなる。
を終了した後に引き続いて所定の時間、試験パターンＰ
とは同一でない非試験パターンを流し、上記バッファメ
モリに、毎試験で用いた試験パターンＰを残さないよう
にする。かくして、従来において、残留した試験パター
ンＰ′はバッファメモリより一掃され、擬似同期状態は
発生しなくなる。
【００１７】
【実施例】図２は本発明の一実施例を示す図である。ま
ず、非試験パターン追送部２０について見ると、これ
は、試験装置１０による試験の開始および終了を指示す
る試験指令部ＣＰＵからの試験終了指令（“Ｌ”）に基
づいて前記非試験パターン（Ｐのバー）を出力する非試
験パターン生成部２１と、その非試験パターンの送出を
前述した所定時間の間維持するタイマー部２２とからな
る。
ず、非試験パターン追送部２０について見ると、これ
は、試験装置１０による試験の開始および終了を指示す
る試験指令部ＣＰＵからの試験終了指令（“Ｌ”）に基
づいて前記非試験パターン（Ｐのバー）を出力する非試
験パターン生成部２１と、その非試験パターンの送出を
前述した所定時間の間維持するタイマー部２２とからな
る。
【００１８】つまり、試験指令部ＣＰＵが試験終了を指
示したあとしばらくの間、試験パターンＰとは異なる、
非試験パターン生成部２１からのパターンを、試験パタ
ーンＰに代えて出し続ける。この結果、擬似同期状態を
生じさせる原因となるバッファメモリに、試験パターン
Ｐが残留するのを防止する。
示したあとしばらくの間、試験パターンＰとは異なる、
非試験パターン生成部２１からのパターンを、試験パタ
ーンＰに代えて出し続ける。この結果、擬似同期状態を
生じさせる原因となるバッファメモリに、試験パターン
Ｐが残留するのを防止する。
【００１９】上記のタイマー部２２は、図中の第１セレ
クタ３１を制御し、また、第２セレクタ３２を制御す
る。つまり第１セレクタ３１は、試験指令部ＣＰＵより
試験開始指令（“Ｈ”）が出力されてから、試験終了指
令（“Ｌ”）が出された後前記の所定時間が経過するま
での試験期間中、主伝送信号に代えて試験パターンＰさ
らには非試験パターン（Ｐのバー）を、伝送システムＴ
Ｓに選択的に入力する。また第２セレクタ３２は、その
試験期間中、伝送システムＴＳの出力を、前記の主伝送
信号の入力側に代えて試験パターン確認部１２の入力側
に接続する。
クタ３１を制御し、また、第２セレクタ３２を制御す
る。つまり第１セレクタ３１は、試験指令部ＣＰＵより
試験開始指令（“Ｈ”）が出力されてから、試験終了指
令（“Ｌ”）が出された後前記の所定時間が経過するま
での試験期間中、主伝送信号に代えて試験パターンＰさ
らには非試験パターン（Ｐのバー）を、伝送システムＴ
Ｓに選択的に入力する。また第２セレクタ３２は、その
試験期間中、伝送システムＴＳの出力を、前記の主伝送
信号の入力側に代えて試験パターン確認部１２の入力側
に接続する。
【００２０】上記の第１および第２セレクタ３１，３２
に加えて、非試験パターン追送部２０の中に、第３セレ
クタ２３が設けられる。この第３セレクタ２３は、試験
パターン挿入部１１からの出力および非試験パターン生
成部２１からの出力を択一的に切替えて第１セレクタ３
１に印加する。すなわち、試験指令部ＣＰＵからの試験
開始指令（“Ｈ”）に応答して試験パターン挿入部１２
側の出力を選択し、また、この試験司令部ＣＰＵからの
試験終了信号（“Ｌ”）に応答して非試験パターン生成
部２１側の出力を選択する。
に加えて、非試験パターン追送部２０の中に、第３セレ
クタ２３が設けられる。この第３セレクタ２３は、試験
パターン挿入部１１からの出力および非試験パターン生
成部２１からの出力を択一的に切替えて第１セレクタ３
１に印加する。すなわち、試験指令部ＣＰＵからの試験
開始指令（“Ｈ”）に応答して試験パターン挿入部１２
側の出力を選択し、また、この試験司令部ＣＰＵからの
試験終了信号（“Ｌ”）に応答して非試験パターン生成
部２１側の出力を選択する。
【００２１】この第３セレクタ２３からの出力は第１セ
レクタ３１の一方の入力端に送信される。この場合タイ
マー部２２は、試験指令部ＣＰＵより試験終了指令
（“Ｌ”）が出力された後も引き続きこの第１セレクタ
（３１）を、第３セレクタ２３側、つまり試験パターン
ならびに非試験パターンの入力側に接続する。このタイ
マー部２２は、例えば、ディレータイマーから構成され
る。
レクタ３１の一方の入力端に送信される。この場合タイ
マー部２２は、試験指令部ＣＰＵより試験終了指令
（“Ｌ”）が出力された後も引き続きこの第１セレクタ
（３１）を、第３セレクタ２３側、つまり試験パターン
ならびに非試験パターンの入力側に接続する。このタイ
マー部２２は、例えば、ディレータイマーから構成され
る。
【００２２】非試験パターン生成部２１からの非試験パ
ターンは、試験パターンＰのパターンと同じでなければ
どんなパターンでもよいが、最も単純には、オール
“１”パターンまたはオール“０”パターンとする。こ
のオール“１”パターンまたはオール“０”パターンを
出力し続ける時間、すなわち、タイマー部２２の遅延時
間は、試験パターンＰの繰り返し周期となるビットパタ
ーンの一周期時間とほぼ等しいかこれよりやや長く設定
しておく。
ターンは、試験パターンＰのパターンと同じでなければ
どんなパターンでもよいが、最も単純には、オール
“１”パターンまたはオール“０”パターンとする。こ
のオール“１”パターンまたはオール“０”パターンを
出力し続ける時間、すなわち、タイマー部２２の遅延時
間は、試験パターンＰの繰り返し周期となるビットパタ
ーンの一周期時間とほぼ等しいかこれよりやや長く設定
しておく。
【００２３】既に〔作用〕の項で明らかにしたように、
バッファメモリに残留している試験パターンＰが一周期
分されあれば、ＰＮ同期回路１４は擬似同期状態に至っ
てしまう。したがって、最適一周期分のビットパターン
をオール“０”またはオール“１”のパターンで上塗り
するに足る時間をもって上記タイマー部２２の遅延時間
とする。
バッファメモリに残留している試験パターンＰが一周期
分されあれば、ＰＮ同期回路１４は擬似同期状態に至っ
てしまう。したがって、最適一周期分のビットパターン
をオール“０”またはオール“１”のパターンで上塗り
するに足る時間をもって上記タイマー部２２の遅延時間
とする。
【００２４】図３は試験装置のパターン挿入側を一層具
体的に示す図である。本図では、非試験パターン生成部
２１が特に具体的に示されており、単なるスイッチであ
る。非試験パターンとしてオール“１”パターンを使用
したいならば電源電圧（＋５Ｖ）を選択すればよいし、
オール“０”パターンを使用したいならば接地電位（グ
ランド０Ｖ）を選択すればよい。
体的に示す図である。本図では、非試験パターン生成部
２１が特に具体的に示されており、単なるスイッチであ
る。非試験パターンとしてオール“１”パターンを使用
したいならば電源電圧（＋５Ｖ）を選択すればよいし、
オール“０”パターンを使用したいならば接地電位（グ
ランド０Ｖ）を選択すればよい。
【００２５】またタイマー部（ディレータイマー）２２
は、一例として８KHz のクロックＣＬＫで歩進されるタ
イマーを描いている。なお、スイッチＳ３は本発明に直
接関係ないが、外部試験器によっても試験できるように
するためのものである。図４はタイマー部２２の実際の
回路例を示す図である。図中、ＩＣ回路１６１として
は、１６１系の１６進カウンタ（ＡＬＳ１６１，ＨＣ１
６１等）、ＩＣ回路２７９として、２７９系のラッチ
（ＡＬＳ２７９，ＨＣ２７９等）を用いることができ
る。前記の遅延時間（タイマー時間）を仮に０．５秒と
すると、クロックが８KHz だから、デコーダは１６進の
Ｆ９Ｆｈをデコードする。
は、一例として８KHz のクロックＣＬＫで歩進されるタ
イマーを描いている。なお、スイッチＳ３は本発明に直
接関係ないが、外部試験器によっても試験できるように
するためのものである。図４はタイマー部２２の実際の
回路例を示す図である。図中、ＩＣ回路１６１として
は、１６１系の１６進カウンタ（ＡＬＳ１６１，ＨＣ１
６１等）、ＩＣ回路２７９として、２７９系のラッチ
（ＡＬＳ２７９，ＨＣ２７９等）を用いることができ
る。前記の遅延時間（タイマー時間）を仮に０．５秒と
すると、クロックが８KHz だから、デコーダは１６進の
Ｆ９Ｆｈをデコードする。
【００２６】図５は図３における要部信号波形を示す図
である。本図において、（Ａ）〜（Ｅ）欄の波形は、図
３における要部Ａ〜Ｅにそれぞれ現れる信号の波形を示
す。試験開始指令が出されると（（Ｂ）欄の“Ｈ”）、
（Ａ）欄に示す試験パターンＰ（ＰＮパターン）が、第
３セレクタ２３より、（Ｃ）欄に示すごとく出力され
る。これを受けている第１セレクタ３１は、（Ｄ）欄に
示すタイマー部２２の出力により、試験パターンＰを選
択し出力している。
である。本図において、（Ａ）〜（Ｅ）欄の波形は、図
３における要部Ａ〜Ｅにそれぞれ現れる信号の波形を示
す。試験開始指令が出されると（（Ｂ）欄の“Ｈ”）、
（Ａ）欄に示す試験パターンＰ（ＰＮパターン）が、第
３セレクタ２３より、（Ｃ）欄に示すごとく出力され
る。これを受けている第１セレクタ３１は、（Ｄ）欄に
示すタイマー部２２の出力により、試験パターンＰを選
択し出力している。
【００２７】本発明の特徴は、（Ｂ）欄に示す試験終了
指令（“Ｌ”）の発生後に顕著となる。すなわち、その
終了指令が出ると、タイマー部２２は引き続き遅延時間
分だけ（（Ｄ）欄のｔ参照）、“Ｈ”を出力し続け、第
１セレクタ３１の状態をそのまま維持する。一方、その
終了指令によって第３セレクタ２３は即座に切替えら
れ、（Ｃ）欄に示すとおり非試験パターン（図示の例で
はオール“１”）を出力する。このオール“１”は、遅
延時間ｔの間、（Ｅ）欄に示すとおり第１セレクタ３１
より出力される。この（Ｅ）欄のＰバーで示す期間が、
既述のバッファメモリをクリアする期間、すなわち、残
留試験パターンＰをオール“１”で上書きする期間とな
る。
指令（“Ｌ”）の発生後に顕著となる。すなわち、その
終了指令が出ると、タイマー部２２は引き続き遅延時間
分だけ（（Ｄ）欄のｔ参照）、“Ｈ”を出力し続け、第
１セレクタ３１の状態をそのまま維持する。一方、その
終了指令によって第３セレクタ２３は即座に切替えら
れ、（Ｃ）欄に示すとおり非試験パターン（図示の例で
はオール“１”）を出力する。このオール“１”は、遅
延時間ｔの間、（Ｅ）欄に示すとおり第１セレクタ３１
より出力される。この（Ｅ）欄のＰバーで示す期間が、
既述のバッファメモリをクリアする期間、すなわち、残
留試験パターンＰをオール“１”で上書きする期間とな
る。
【００２８】図６は本発明を適用したシステム構成例を
示す図である。このシステム構成例によれば、本発明の
試験装置（１０）は、試験対象たる伝送システム（Ｔ
Ｓ）に完全に収容されてしまっている。図中、Ｓ３（図
３にも示す）とＳ３′は外部試験と内部試験（本発明に
よる試験）とを切り分けるスイッチであり、内部と外部
から試験可能にするのが最近の傾向である。内部試験に
係るものは、試験パターン挿入部１１および試験パター
ン確認部１２である。また試験に係るパスは、図中、点
線で示す。点線のパスは、第１セレクタ３１と第２セレ
クタ３２で選択的に形成される。
示す図である。このシステム構成例によれば、本発明の
試験装置（１０）は、試験対象たる伝送システム（Ｔ
Ｓ）に完全に収容されてしまっている。図中、Ｓ３（図
３にも示す）とＳ３′は外部試験と内部試験（本発明に
よる試験）とを切り分けるスイッチであり、内部と外部
から試験可能にするのが最近の傾向である。内部試験に
係るものは、試験パターン挿入部１１および試験パター
ン確認部１２である。また試験に係るパスは、図中、点
線で示す。点線のパスは、第１セレクタ３１と第２セレ
クタ３２で選択的に形成される。
【００２９】さらに詳しくは、図中のプリント盤１およ
び３は、伝送路インタフェース盤および試験パターンイ
ンタフェース盤であり、プリント盤２は、伝送システム
本来の内部処理回路盤である。
び３は、伝送路インタフェース盤および試験パターンイ
ンタフェース盤であり、プリント盤２は、伝送システム
本来の内部処理回路盤である。
【００３０】
【発明の効果】以上説明したように本発明によれば、試
験パターン確認部１２が擬似同期状態に入ってアラーム
ＡＬＭが出続けてしまう、という従来の問題の原因を解
明し、この問題を根本的に排除することのできるハード
ウェアを実現することができる。
験パターン確認部１２が擬似同期状態に入ってアラーム
ＡＬＭが出続けてしまう、という従来の問題の原因を解
明し、この問題を根本的に排除することのできるハード
ウェアを実現することができる。
【図１】本発明の原理構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】試験装置のパターン挿入側を一層具体的に示す
図である。
図である。
【図４】タイマー部２２の実際の回路例を示す図であ
る。
る。
【図５】図３における要部信号波形を示す図である。
【図６】本発明を適用したシステム構成例を示す図であ
る。
る。
【図７】伝送システムの試験装置の一般的構成を示す図
である。
である。
【図８】図７のさらに具体的な構成例を示す図である。
１０…試験装置 １１…試験パターン挿入部 １２…試験パターン確認部 ２０…非試験パターン追送部 ２１…非試験パターン生成部 ２２…タイマー部 ２３…第３セレクタ ３１…第１セレクタ ３２…第２セレクタ ＴＳ…伝送システム ＣＰＵ…試験指令部 Ｐ…試験パターン
Claims (6)
- 【請求項１】 試験対象となる伝送システム（ＴＳ）に
対して、一定のビットパターンを繰り返してなる試験パ
ターンを送出する試験パターン挿入部（１１）と、 前記伝送システムを通過して出力される信号を検査し
て、前記試験パターンが正常に受信されたか否かを確認
する試験パターン確認部（１２）とを含んでなる伝送シ
ステムの試験装置（１０）において、 前記試験パターン挿入部から前記試験パターンを送出し
終えた後、引き続く所定時間の間、前記試験パターンに
代えて、該試験パターンと同一でない非試験パターンを
送出する非試験パターン追送部（２０）を設けることを
特徴とする伝送システムの試験装置。 - 【請求項２】 前記非試験パターン追送部（２０）は、
前記試験装置（１０）による試験の開始および終了を指
示する試験指令部（ＣＰＵ）からの試験終了指令に基づ
いて前記非試験パターンを出力する非試験パターン生成
部（２１）と、該非試験パターンの送出を前記所定時間
の間維持するタイマー部（２２）とからなる請求項１に
記載の試験装置。 - 【請求項３】 前記試験指令部（ＣＰＵ）より試験開始
指令が出力されてから、前記試験終了指令が出された後
前記所定時間が経過するまでの試験期間中、伝送主信号
に代えて前記試験パターンさらには前記非試験パターン
を前記伝送システム（ＴＳ）に選択的に入力する第１セ
レクタ（３１）と、該試験期間中、前記伝送システムの
出力を、前記主伝送信号の入力側に代えて前記試験パタ
ーン確認部（１２）の入力側に接続する第２セレクタ
（３２）とを設けると共に、 前記非試験パターン追送部（２０）は、前記試験パター
ン挿入部（１１）からの出力および前記非試験パターン
生成部（２１）からの出力を択一的に切替えて前記第１
セレクタ（３１）に印加する第３セレクタ（２３）を備
え、 前記第３セレクタは、前記試験指令部からの前記試験開
始指令に応答して前記試験パターン挿入部側の出力を選
択し、また、該試験指令部からの前記試験終了信号に応
答して前記非試験パターン生成部（２１）側の出力を選
択する請求項２に記載の試験装置。 - 【請求項４】 前記タイマー部（２２）は、前記試験指
令部（ＣＰＵ）より前記試験終了指令が出力された後も
引き続き前記第１セレクタ（３１）を、前記試験パター
ンならびに非試験パターンの入力側に接続するディレー
タイマーから構成される請求項３に記載の試験装置。 - 【請求項５】 前記非試験パターン生成部（２１）から
の前記非試験パターンは、オール“１”パターンまたは
オール“０”パターンである請求項２に記載の試験装
置。 - 【請求項６】 前記タイマー部（２２）の遅延時間は、
前記試験パターンの繰り返し周期となる前記ビットパタ
ーンの一周期時間とほぼ等しいかこれよりやや長く設定
される請求項２に記載の試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233633A JPH0795166A (ja) | 1993-09-20 | 1993-09-20 | 伝送システムの試験装置 |
| US08/529,905 US5675588A (en) | 1993-09-20 | 1995-09-18 | Testing apparatus for transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233633A JPH0795166A (ja) | 1993-09-20 | 1993-09-20 | 伝送システムの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795166A true JPH0795166A (ja) | 1995-04-07 |
Family
ID=16958106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233633A Withdrawn JPH0795166A (ja) | 1993-09-20 | 1993-09-20 | 伝送システムの試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5675588A (ja) |
| JP (1) | JPH0795166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007528671A (ja) * | 2004-03-09 | 2007-10-11 | トムソン ライセンシング | セットトップボックス装置及びその方法 |
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| DE19626675A1 (de) * | 1996-07-03 | 1998-01-08 | Bosch Gmbh Robert | Verfahren zur Synchronisation |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6105155A (en) * | 1998-01-21 | 2000-08-15 | International Business Machines Corporation | Method and apparatus for performing on-chip function checks and locating detected anomalies within a nested time interval using CRCs or the like |
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| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6298458B1 (en) | 1999-01-04 | 2001-10-02 | International Business Machines Corporation | System and method for manufacturing test of a physical layer transceiver |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| US7490275B2 (en) | 2001-02-02 | 2009-02-10 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| US6873939B1 (en) | 2001-02-02 | 2005-03-29 | Rambus Inc. | Method and apparatus for evaluating and calibrating a signaling system |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
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| US7397848B2 (en) | 2003-04-09 | 2008-07-08 | Rambus Inc. | Partial response receiver |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
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| US5309428A (en) * | 1993-01-11 | 1994-05-03 | John Fluke Mfg. Co., Inc. | Token ring local area network testing apparatus for phase jitter testing |
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1993
- 1993-09-20 JP JP5233633A patent/JPH0795166A/ja not_active Withdrawn
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1995
- 1995-09-18 US US08/529,905 patent/US5675588A/en not_active Expired - Fee Related
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|---|---|
| US5675588A (en) | 1997-10-07 |
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|---|---|---|---|
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