SU1262430A1 - Устройство дл испытани электронных логических схем - Google Patents
Устройство дл испытани электронных логических схем Download PDFInfo
- Publication number
- SU1262430A1 SU1262430A1 SU843807016A SU3807016A SU1262430A1 SU 1262430 A1 SU1262430 A1 SU 1262430A1 SU 843807016 A SU843807016 A SU 843807016A SU 3807016 A SU3807016 A SU 3807016A SU 1262430 A1 SU1262430 A1 SU 1262430A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- unit
- inputs
- block
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к автоматике и вьRиcлитeльнoй технике. Цель изобретени -. повышение быстродействи контрол и расширение функциональных возможностей устройства. Устройство содержит генератор 1 тактовых импульсов, генератор 2 случайнь1Х последовательностей, коммутатор 10, блок II управлени , эталлоный блок 13, блок 14 анализа, включающий блок 15 сравнени и индикаторы 16 и 17. Введение в устройство блока 9 пам ти , вьтолнение генератора 2 случайных последовательностей в виде блока 3 задержки, блока 4 запрета, амплитудного модул тора 5, генератора в шума, триггеров 7.1 - 7.N Шмитта и триггеров 8.1 - 8.N, а также конкретное вьтолнение блока 15 сравнени позвол ет реализовать контроль логических блоков не только в установившемс , но и в переходном режимах при неограниченной длительности слу чайного теста. При этом упрощаетс схема генератора 2 случайных послвдовательностей за счет использовани одноканальной схемы генератора случайного сигнала дл формировани набора двоичных сигналов необходимой размерности. 1 з.п.ф-лы, 5 ил. to Р ю и 00
Description
1
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дли контрол логических схем (блоков), имеющих большое число входов, и определени неисправностей в них.
Цель изобретени - повьппенйе быстродействи контрол и расширение функциональных возможностей за счет того, что в каждом цикле работы устройства (с тактовой частотой) устанавливаетс нова случайна последовательность на всех выходах генератора случайных последовательностей и дополнительной индикации неисправности , про вл ющейс в переходном режиме .
На фиг.1 представлена структурна схема устройства; на фиг,2 - функциональна схема блока сравнени ; на фиг. 3 - идеализированные эпюры напр жений в обозначенных точках схемы по фиг.1; на фиг.4 - эпюры напр жений в обозначенных точках схемы по фиг.2; на фиг.5 - функциональна схема блока индикации
Устройство содержит генератор 1 тактовых импульсов (ГТИ), генератор .2 случайных последовательностей (ГСП), содержащий блок 3 задержки, блок 4 запрета, амплитудный модул тор 5 (AM), генератор 6 шума 7.1 7 .N. ЦЫитта, триггеры 8.1-8.N, блок 9 пам ти, коммутатор 10, блок 11 управлени (БУ), контролируемый блок 12, эталонный блок 13, блок 14 анализа (БА), содержащий блок I5 сравнени и индикаторы 16 и 17.
Блок 15 сравнени содержит .группу элементов 18 сложени по модулю два, группу триггеров 19, элемент ИЛИ 20, блок 21 задержки, элемент ШШ 22, элемент И 23, триггер 24, элемент ИЛИ 25 и блок 26 запрета.
Индикаторы 16 и 17 содержат триггеры 27 и 28, усилители 29 и 30 мощности и элементы 32 и 32 индикации.
Устройство работает следующим образом .
Вырабатьшаемое ГШ 6 случайное напр жение поступает на AM 5, где используетс дл модул ции задержаннЕ)1х тактовых импульсов U(6), снимаемых с блока 3 задержки и проход щих через блок 4. Управление работой блока 4 осуществл етс сигналом U(K), снимемым с выхода элемента ИЛИ 25.
624302
Средн амплитуда импульсов UCr) равна
(Г) (M.C мин )/2, (1) где и, - напр жение срабатьгоани
5элемента из Группы 7.17 .N с максимальным пороговым напр жением; мин напр жение срабатывани элемента из группы 7.1107 .N с минимальным пороговым напр жением. При этом обеспечиваетс в случае равномерного закона распределени напр жени шума на входе AM равна 15 веро тность всех возможных реализаций теста.
Выходное напр жение АИ 5 представл ет собой периодическую последовательность амплитудно-модулйрованнЫх 20 импульсов U(r) , которые поступают одновременно на все N входов группы триггеров 7 Шмитта, имеющих различные пороги срабатывани , равномерно распределенные в интервале (,,.2 и„„„ ). На фиг.З изображен случай, когда минимальным напр жением срабатьшани обладает третий триггер 7.3 иЬ1Итта, а наибольщим - (М-1)й триггер . Соответствующие напр жени обо30 значены как U(d1j и U(d)| ,
В зависимости от величины амплитуды импульса и(г) срабатьтает то или иное число триггеров Шмитта.
В каждом такте реализаци теста 35 сугцествует на выходе группы триггеров 8.1-8. N в течение времени
Т .T-tj,a. Т «Т, . . С2) где Т - период следовани тактовых
импульсов.; 40 7,„а задержка тактовых импуль . сов в блоке 3; 1 - длительность тактовых импульсов .
Импульсы и(6) используютс дл 45 установки триггеров 8 в исходное (нулевое ) состо ние. Длительность задержки в блоке 3 должна быть1 о а Дп обеспечени высокого быстродействи необходимо выбиратьIjcia мини50 мально возможной величины.
Claims (2)
- Коммутатор 10 осуществл ет подачу на входы блоков 12 и 13 одинаковых случайньгх реализаций теста с вьсхода генератора 2 или блока 9 пам ти. При55 чем с выхода ГСП.2 сигнал снимаетс в режиме контрол . В режиме поиска неисправностей запомненна реализаци теста поступает с выхода блока 9, что облегчает процедуру определени неисправного элемента. В качестве блока пам ти используетс типова схема, например регистр из триггеров. Блок 15 сравнени осуществл ет об наружение недопустимого отклонени параметров сигнала с выхода контроли руемого блока 12 и(ж;)(фиг.4) от сигналов с выхода эталонного блока 13 и (е). Сравнение сигналов осуществл ет с группой из М элементов сложени по модулю два, где М - число вькодов контролируемого блока. При по влении в произвольный момент времени сигнала рассогласовани U(j| срабатьшает один или несколько триггеров 19. В результате сигнал о наличии неисправности через элементы ИЛИ 20 и 25.поступает на ГСП 2, фиксиру реализацию случайного теста, при которой про вилась неисправность. Элементы 22-24 и 26 служат дл определени , в каком режиме (установившемс или переходном) про вл етс неисправность. На фиг.4 временной интервал (t, и t) включает в себ момент про влени неисправности в пе реходном режиме (сигналы U(e)) и и (э««) сдвинуты один относительно другого на врем (tа - ti)« На временt ) про вл етс ном интервале неисправность, заключающа с в возникновении сигнала U(e) при отсутствии сигнала и(т«:). Решение о виде неисправности принимаетс в соответствующие моменты t, и tg. Причем ве времени, например личина tj - t, tg - t4 выбрана больще максимально возможной задержки в элементах блока 12, при которой еще возможно достижение установивщегос значени выходного напр жени При наличии на входе блока 26 зап рета сигнала о наличии неисправности U(K) и отсутствии признака, что неисп равность про вл етс в установившемс режиме (момент ts) на индикаторах 1 и 17 по вл етс информаци , сигнализирующа , что обнаружена неисправность в переходном режиме. Оператор на ее основе устанавливает соответствующий режим работы дл поиска неисправностей на блоке II. Если же, например, в момент t сигнал неисправности проходит на выход блока 26, то это свидетельствует об обнаружении неисправности, про вл ющейс в установившемс режиме. Дл продолжени проверки необходимо принудительно перевести блоки 12 - 14 в исходное состо ние. При этом подаетс сигнал начальной установки на соответствующие шины блоков 12 - 14 и на нулевые входы триггеров 19 и 24, Формула изобретени I. Устройство дл испытани электронных логических схем, содержащее генератор тактовых импульсов, блок анализа, блок управлени , гейератор случайных последовательностей, коммутатор , эталонный логический блок, выход генератора тактовых импульсов соединен с входом блока згправлени , первый выход которого соединен с первым входом коммутатора, выход которого соединен с информационным входом эталонного блока и с клеммами дл подключени входов объекта контрол , отличающее, с тем, что, с целью повьш1ени быстродействи контрол и расширени функциональных возможностей , в него введен блок пам ти, выход которого соединен с вторым входом коммутатора, третий вход которого соединен с входом блока пам ти и с выходом генератора случайных последовательностей , первый вход блока анализа соединен с клеммами дл подкдпочени выходов объекта контрол , второй вход - с выходом эталлоного блока , третий вход - с вторым выходом блока управлени , с управл ющим входом эталонного блока и клеммой дл подключени управл ющего входа объекта контрол , четвертый вход - с выходом генератора тактовых импульсов, а выход - с первым входом генератора случайных последовательностей, второй вход которого соединен с выходом генератора тактовых, импульсов, генег ратор случайных последовательностей содержит генератор шума, выход которого соединен с первым входом амплитудного модул тора, блок задержки, блок запрета, пр мой вход которого соединен с выходом блока задержки, группу триггеров Шмитта, группу триггеров , причем выход блока запрета оединен с вторым входом амплитудно о модул тора, выход которого соедиен с входами группы триггеров Шмитга , выходы которых соединены . пер5 выми входами группы триггеров, вторые входы которых соединены с вторым входом генератора случайных последовательностей , а выходы - с выходом генератора случайных последовательностей , инверсный вход блока запрета и вход блока задержки соединены соот ветственно с первым и вторым входами генератора случайных последовательностей , блок анализа содержит блок сравнени и два индикатора, входы управлени которых соединены с входо управлени блока сравнени , с третьум входом блока анализа, первьй и второй входы блока сравнени соединены соответственно-с первым и вторым входами блока анализа, третий вход - с четвертым входом блока анализа , а первый и второй выходы - с информационными входами первого и второго индикаторов соответственно, второй выход блока сравнени соединен с выходом блока анализа.
- 2. Устройство по П.1, о т л и ч ю щ е е с ,тем, что блок сравнени содержит группу из М элементов слож ни по модулю два, группу из М триг геров, два элемента ИЛИ на М входов третий элемент ИЛИ, элемент И, блок запрета, (М+1)-й триггер, блок задержки , причем выход каждого элемен та сложени по модулю два соединенfU 30 соответственно с первыми входами триггеров из группы М триггеров и с соответствующими входами первого элемента ИЛИ на М входов, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом блока задержки, а выход - с первым входом (М+1)-го триггера второй вход которого соединен параллельно с вторыми входами триггеров из группы.М триггеров, выход каждого из которых соединен с соответствукицими входами второго элемента ИЛИ на М входов, выход которого соединен с первым входом третьего элемента ИЛИ и пр мым входом блока запрета, выход (М+)-го триггера соединен с вторым входом третьего элементаИЛИ и инверсным входом блока запрета, вход блока задержки соединен с третьим входом блока сравнени , вторые входы триггеров группы из М триггеров и (М+1)-го триггера соединены с входом управлени блока сравнени , первые входы М элементов сложени по модулю два соединены с первым входом блока сравнени , а вторые входы М элементов сложени по модулю два - с вторым входом блока сравнени , выход третьего элемента ИЛИ вл етс первым входом блока сравнени , а выход блока запрета - вторым выходом блока сравнени ,41 I I IПЩ rn m ГП n ГП n(/M n n1cTJ:nV i|TJL1Pti2..3
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843807016A SU1262430A1 (ru) | 1984-10-31 | 1984-10-31 | Устройство дл испытани электронных логических схем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843807016A SU1262430A1 (ru) | 1984-10-31 | 1984-10-31 | Устройство дл испытани электронных логических схем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1262430A1 true SU1262430A1 (ru) | 1986-10-07 |
Family
ID=21144730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843807016A SU1262430A1 (ru) | 1984-10-31 | 1984-10-31 | Устройство дл испытани электронных логических схем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1262430A1 (ru) |
-
1984
- 1984-10-31 SU SU843807016A patent/SU1262430A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 65256А, кл, G 06 F 1/22, 1976. Дроздов Е.А. и др. Электронные вычислительные машины ЕС. -М.: Ма.шиностроение, 1981, с.648. Авторское свидетельство СССР № 551573, кл. G О R 31/02, 1975. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3614608A (en) | Random number statistical logic test system | |
US4122995A (en) | Asynchronous digital circuit testing system | |
US5228042A (en) | Method and circuit for testing transmission paths | |
KR890702124A (ko) | 디지탈 회로를 테스트하는 집적회로 애널라이저 | |
US4216374A (en) | Hybrid signature test method and apparatus | |
US4748348A (en) | Multi-level pattern detector for a single signal | |
US5610925A (en) | Failure analyzer for semiconductor tester | |
US4342112A (en) | Error checking circuit | |
US3069498A (en) | Measuring circuit for digital transmission system | |
US4385383A (en) | Error rate detector | |
US4096396A (en) | Chronometric system with several synchronized time-base units | |
SU1262430A1 (ru) | Устройство дл испытани электронных логических схем | |
JP3806748B2 (ja) | 正及び負のラントパルスを同時に検出するための方法及び装置 | |
US3893617A (en) | Failure detecting system for devices employing digital parallel-to-series converters | |
US4278898A (en) | Frequency comparator for electronic clocks | |
JPH07154258A (ja) | A/dコンバータをテストする方法と装置 | |
SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
SU1626419A1 (ru) | Устройство дл контрол работоспособности супергетеродинного приемника | |
SU651351A1 (ru) | Устройство дл контрол логических блоков | |
SU1096652A1 (ru) | Устройство дл функционального контрол цифровых логических элементов | |
SU1640740A1 (ru) | Устройство дл контрол блоков посто нной пам ти | |
SU1251335A1 (ru) | Устройство дл детектировани ошибок | |
SU1624459A1 (ru) | Устройство дл контрол логических блоков | |
SU657455A1 (ru) | Устройство дл формировани синхронизирующих импульсов при воспроизведении информации с магнитного носител | |
RU1354989C (ru) | Устройство для контроля цифровых узлов |