SU1624459A1

SU1624459A1 - Устройство дл контрол логических блоков

Info

Publication number: SU1624459A1
Application number: SU884429675A
Authority: SU
Inventors: Виль Израилевич Заславский
Original assignee: Предприятие П/Я А-7438
Priority date: 1988-05-23
Filing date: 1988-05-23
Publication date: 1991-01-30

Abstract

Изобретение относитс к цифровой вычислительной технике и может быть использовано дл автоматизированного контрол и диагностики неисправностей в цифровых блоках радиоэлектронной аппаратуры и ЭВМ. Целью изобретени вл етс расширение функциональных возможностей устройства за счет расширени класса провер емых неисправностей и повышени частоты тестировани . С этой целью а устройство , содержащее генератор тактовых импульсов, два счетчика, первый триггер, одновибратор, элемент И, дешифратор, генератор псевдослучайных последовательностей , группу сигнатурных анализаторов, блок сравнени , демультиплексор и группу шифраторов состо ни , введены дое группы элементов И, группа элементов ИЛИ, элемент задержки и второй триггер. 2 ил.

Description

Изобретение относитс к цифровой вычислительной технике и может быть использовано дл автоматизированного контрол и диагностики неисправностей в цифровых блоках радиоэлектронной аппаратуры (РЭА) и ЭВМ.

Цель изобретени - расширение функциональных возможностей устройства за счет расширение класса провер емых неисправностей и повышени частоты тестировани ,

На фиг.1 представлена структурна схема устройства; на фиг.2 - приведена схема шифратора.

Устройство дл контрол логических блоков содержит (фиг.1) генератор 1 тактовых импульсов, первый счетчик 2, первый триггер 3, одновибратор 4, элемент И 5, второй счетчик 6, дешифратор 7, генератор 8 псевдослучайных последовательностей, который соединен с контролируемым блоком 9, кроме того, устройство содержит блок 10

сравнени , группу сигнатурных анализаторов 11, шифраторы 12 состо ний, демультиплексор 13, второй триггер 14, элемент 15 задержки, первую группу элементов И 16, вторую группу элементов И 17, элементы ИЛИ 18 и имеет информационный вход 19 шифратора состо ний (информационный вход устройства), вход 20 синхронизации шифратора состо ний, первый выход 21 шифратора состо ний, второй выход 22 шифратора.

Шифратор 12 (фиг.2) содержит компаратор (1) 23, компаратор (0) 24, элемент И 25, элемент И 26 с одним инверсным входом.

При этом счетный вход второго триггера 14 соединен с выходом Пуск устройства, а установочный вход триггера 14 - с выходом элемента 15 задержки. Пр мой выход триггера 14 соединен с первыми входами элементов И 16, а инверсный выход соединен со вторыми входами элементов 17. Первый выход каждого шифратора 12 группы подLO

С

ON

Ю

СП

ю

ключей к второму входу одноименного элемента 16 группы, второй выход шифратора 12 группы подключен к первому входу одноименного элемента 17 группы, выходы каждого из элементов 16 и 17 соединены со входами одноименного элемента 18 группы. Устройство работает следующим образом .

При включении питани с помощью элемента 15, подключенного к установочному входу триггера 14, этот триггер устанавливаетс в нулевое состо ние. Элемент задер- жки реализуетс по известной схеме и представл ет собой RC-цепочку.

Обычно в качестве резистора R используетс делитель, один из выводов которого подключаетс к источнику напр жени U, другой к корпусу (шине нулевого потенциала ). Средн точка делител подключаетс к установочному входу триггера. К этому же входу подключаетс емкость С, а второй ее контакт подключаетс к корпусу. Коэффициент делени выбираетс таким образом, чтобы в средней точке уровень напр жени соответствовал уровню лог. 1.

При по влении на обоих входах элемента 5 сигналов 1 на его выходе формируетс сигнал, запускающий генератор 1. С выхода генератора 1 сигнал подаетс на информационные входы первого и второго счетчиков 2 и 6 и демультиплексора 13. С выхода первого счетчика сигналы подаютс на адресный вход демультиплексора 13 и на тактовый вход блоха 9.

По сигналу со второго информационного выхода демультиплексора 13 сигнал поступает на синхровход генератора 8, на выходах которого, вл ющихс выходами устройства, формируетс набор теста. Этот набор теста подаетс на информационные входы провер емого блока 9. С выходов блока 9 сигналы подаютс на соответствующие входы блока 9, вл ющиес информационными входами шифраторов 12. На синхровходы 20 шифраторов 12 поступает сигнал с одного из разр дов счетчика 2.

Выбор номера выхода счетчика 2, к которому следует подключить шину, подающую разрешающие сигналы на синхровходы 20 шифраторов 12, определ етс из расчета промежутка времени, необходимого дл шифрации бита информации (поступающего на входы 19 шифраторов 12) в два бита на информационных выходах 21 и 22.

Логические сигналы с информационного выхода 21 шифратора 12 через открытый элемент 16 и элемент 18 подаютс на информационный вход блока 11 (группы сиг- ттурных анализаторов). По синхросигналу

с первого информационного выхода демультиплексора 13 логические сигналы записываютс в сигнатурный анализатор 11.

Второй счетчик 6 ведет подсчет количества наборов теста, формируемых генератором 8. Информаци с его выхода подаетс на вход дешифратора 7.

Частота импульсов синхронизации на обоих выходах демультиплексора 13 (в отли0 чие от известного устройства) практически одинакова. Только синхросигналы с первого выхода задержаны по отношению к синхросигналам с второго выхода на врем , равное задержке прохождени логических сигна5 лов от какого-либо из выходов контролируемого блока 9 к информационному входу соответствующего сигнатурного анализатора 11.

После подачи последнего тестового воз0 действи срабатывает дешифратор 7, который переводит первый триггер 3 в исходное состо ние. В сигнатурных анализаторах 11 фиксируетс значение сигнатуры, отражающее информацию о логических сигналах на

5 выходе контролируемого блока 9. По сигналу от дешифратора 7 разрешаетс индикаци результатов сравнени в блоке 10 значений сигнатур с сигнатурами, полученными в результате проверки исправного

0 однотипного блока (блок индикации на структурной схеме фиг,1 не показан). На этом первый цикл проверки блока 9 заканчиваетс . В этом цикле провер ютс неисправности , привод щие к изменению

5 значений логических сигналов О и 1 на выходах блока 9.

Далее следует второй цикл проверки блока 9 на наличие неисправностей, привод щих к искажению информации о третьем

0 состо нии на выходах этого блока.

По сигналу Пуск триггер 14 устанавливаетс по счетному входу в нулевое состо ние и с его инверсного выхода разрешающий сигнал Г подаетс на входы

5 22 элементов 17, Дальнейша работа устройства происходит так же, как и в первом цикле проверки. Только во втором цикле на информационные входы сигнатурных анализаторов 11 поступает информаци о

0 третьем состо нии выхода блока 9. Сигнал с каждого из выходов блока 9 преобразуетс шифратором 12 и с выходов 22 через элементы 17 и 18 подаетс на информационный вход анализатора 11.

5 По завершению второго цикла работы устройства в анализаторах 11 фиксируютс сигнатуры, отражающие информацию о третьем состо нии выходов блока 9.

Рассмотрим работу шифратора 12 (фиг.2) при поступлении на его информационный вход 19 логического сигнала (U). С выхода провер емого блока он поступает на вход компаратора 23 и компаратора 24 (в качестве компаратора может быть, например , использована микросхема 521 САЗ). Компаратор 23 настраиваетс на минимальный (по техническим услови м) уровень (Ui) напр жени 1 (при положительной логике), а компаратор 24 - на максимальный уровень (Da) напр жени 0. Если поступающий логический сигнал имеет уровень напр жени -1, т.е. U Ui, то на выходах обоих компараторов формируетс лог. 1, Если же поступающий логический сигнал U имеет уровень напр жени - 0, т.е. U U2, то на выходах обоих компараторов формируетс лог. О. Если контролируемый выход блока 9 находитс в третьем состо нии, то уровень напр жени U этом выходе будет 1)2 U Ui, при этом на выходе формировател 23 будет сформирован лог. О, на выходе компаратора 24 лог. 1.

Таким образом, если сигнал U будет соответствовать по уровню напр жению 0 или 1. то с выходов компараторов 23 и 24 на второй и третий вход элемента 25 и 26 будет соответственно поступать сигнал О или 1, и при подаче синхросигнала с выхода счетчика 2 на вход 20 шифратора 12 и соответственно на первый вход элемента 25 и 26, на выходе 21 будет сформирован сигнал О или 1 соответственно, ча выходе же 22 будет формироватьс только сигнал О.

Если же сигнал U по уровн м напр жений будет соответствовать третьему состо нию выхода блока 9, то на второй и третий вход элементов 25 и 26 будет соответственно подаватьс сигнал О и 1. При наличии синхросигнала на входе 20 на выходе 21 будет формироватьс сигнал О, а на выходе 22- 1.

Следовательно, на выходе 22 шифрато- ра 12 будет формироватьс сигнал 1 только втом случае, если контролируемый выход блока 9 находитс в третьем состо нии.

Claims

Формула изобретени

Устройство дл контрол логических блоков, содержащее генератор тактовых импульсов, два счетчика, первый триггер, одновибратор, элемент И, дешифратор, генератор псевдослучайных последовательностей , группу сигнатурных анализаторов, блок сравнени , демультиплексор и группу шифраторов состо ни , причем установочный вход первого триггера вл етс входом пуска устройства, выход дешифратора подключен к входу сброса первого триггера и

управл ющему входу блока сравнени , выход которого вл етс выходом индикации устройства, выход превого триггера соединен с входом одновибратора и первым вхо- 5 дом первого элемента И, второй вход и выход которого подключены соответственно к инверсному выходу одновибратора и входу генератора тактовых импульсов, пр мой выход одновибратора соединен с уста- 10 новочными входами первого и второго счетчиков, генератора псевдослучайных последовательностей и сигнатурных анализаторов группы, выходы которых подключены к одноименным информационным входам 15 блока сравнени , выход генератора тактовых импульсов соединен со счетными входами первого и второго счетчиков и информационным входом демультиплек- сора, выход первого счетчика подключен к

0 адресному входу демультиплексора и вл етс выходом устройства дл подключени к тактовому входу контролируемого блока, один из разр дов выхода первого счетчика соединен с синхровходами шифраторов со5 сто ни группы, информационные входы которых вл ютс входами устройства дл подключени к выходам контролируемого блока, выход второго счетчика подключен к входу дешифратора, первый информацион0 ный выход демультиплексора соединен с синхровходами си-н урных анализаторов группы, а второй информационный выход демультиплексора подключен к синхровхо- ду генератора псевдослучайных последова5 тельностей, выход которого вл етс выходом устройства дл подключени к информационному входу контролируемого блока, отличающеес тем, что, с целью расширени функциональных возможно0 стей устройства за счет расширени класса провер емых неисправностей и повышени частоты тестировани , оно содержит две группы элементов И, группу элементов ИЛИ, элемент задержки и второй триггер,

5 счетный вход и установочный вход которого соединены соответственно с входом пуска устройства и выходом элемента задержки, вход которого подключен к шине нулевого потенциала, первые и вторые входы и выхо0 ды элементов И первой группы соединены соответственно с пр мым выходом второго триггера, первыми информационными выходами одноименных шифраторов состо ни группы и первыми входами

5 одноименных элементов ИЛИ группы, выходы которых подключены к информационным входам одноименных сигнатурных анализаторов группы, а первые и вторые входы и выходы элементов И второй группы соединены соответственно с инверсным выходом второго триггера, вторыми информа- торов состо ни группы и вторыми входами ционными выходами одноименных шифра- элементов ИЛИ группы.

±

Фиг.1

19

25

2f

26

22

Фиг.2