SU519713A1 - Устройство дл контрол цифровых модулей и проверки качества тестов - Google Patents

Description

1

Изобретение относишс  к области автоматизации контрол  цифровых схем. Оно может быть иаиользовано дл  проверки качества (т. е. способности о биаружени  заданных неисправностей ) тестов при выборе системы тестов дл  синхронных цифровых модулей, ностроенных на интегральных схемах, а так же непосредственно дл  производственного контрол  таких модулей с аюмощью выбранных тестов.

Известно устройство дл  контрол  цифровых модулей и проверки качества тестов, содержащее генератор псевдослучайных последовательностей , 1генера,тор сннхронизадии, блок формирователей, блок дискриминаторов, первый блок сравнени , счетчик тактов и основной блок управлени , причем первый выход основного блока управлени  соединен со входом генератора синхронизации и с одноименными входами генератора псевдослучайиых последовательностей, блока формирователей , блока дискриминаторов и первого блока сравнени , первый вход - с одноименным выходом блока дискриминаторов, а второй вход - с выходом первого блока сравнени , первый и второй входы которого св заны с шиной выходных сигналов эталонного модул  и вторым выходом блока дискриминаторов соответственно , второй вход блока дискриминаторов соединен с шиной выходных сигналов

контролируемого модул , первый выход генератора синхронизации св зан с вторым входом блока формирователей, второй выход - с одноименным входом генератора псеводслучайных последовательностей, выход которого соединен с третьим входом блока формирователей , выход которого соединен с шиной входных сигналов контролируемого и эталонного модулей.

Недостаток известното устройства заключаетс  в том, что оно не позвол ет осуществл ть проверку контролирующих свойств используемых в качестве тестов псевдослучайных последовательностей и поэтому никогда заранее неизвестно, насколько полный контроль они обеспечивают. Это создает опасность пропуска многих неисправностей у контролируемых модулей. Отсутствие данных о том, KaiKHe именно неисправности каждого ковкретного модул  обнаруживает та или ина  псевдослучайна  последовательность, делает невозможным их целенаправленный отбор дл  получени  полной системы тестов дл  контролируемых модулей.

Целью изобретени   вл етс  расширение функциональных возможностей устройства обе опечивающего нар ду с производственным контролем цифровых (преимущественно синхронных ) модулей нроверку качества вырабатываемых , им псевдослучайных тестов дл 

каждого типа модул  на любом, заведомо исправном его экземпл ре.

Сущлость изобретени  заключаетс  в том, что в предлагаемое устройство дополнительно введены контактный блок, блоК усилителей, сменна  -плата е эталонной интегральной схемой , два илштатора неиапраВностей, счетчик неисправностей, второй и третий блоки сравнени , дополнительный блок мнравлени , регистр результатов и регистр длины теста, причем первый вьгход дололнительного блока управлени  соединен с одноименным входом регистра длины теста и третьим входом основного блока управлени , второй и третий выходы - со входами счетчика неисправно-стей и регистра результата соответственно, нервый вход - с выходом второго блока сравнени  и третьим (ВЫХОДОМ основното блока управлени , второй вход - с первыми входами первого и второго имитаторов неисправностей и вы.ходом гсчетчика неисправностей, третий вход-с .выходом регистра результата, а четвертый вход - с выходоМ третьего блОКа сравнени , первый вход которого св зан с выходом блока усилителей и вторым входом nepBOiro имитатора неисправностей, а второй вход - ic выходом второго имитатора неисправностей , второй вход которого соединен е выходОгМ эталонной схемы сменной платы, вход которой соединен с выходом первого ими1татора неиаправностей, вход блока усилителей соединен с в,ыходом контактного блока, вход которого соединен с шиной входных и выходных сигналов интегральных схем модул , выход регистра, длины теста соедииен с первым входом второго блока сравнени , второй вход которого соединен с одноименным входом регистра длины теста и .первым выходом счетчика тактов, второй вылод и .первый вход которого св заны с четвертым входом и вторым выходом основнаго блока управлени  соответственно , дополнительные входы - выходы счетчика тактов, регистра длины теста, регистра результата, донол.нительногО и основного блоков управлени  соединены с шиной сигналов индикации и пульта, управлени .

На чертеже приведена блок-схема устройства , где 1 -генератор |П€евдослучайных последовательностей , 2-генератор синхронизации , 3 - блок (форМирователей, 4 - шина входных сигналов контролируемого и эталонного модулей, 5 - шина выходных сигналов контролируемого модул , 6 -блок диокриминаторов , 7-шина выходных сигналов эталонного модул , 8-тервый блок сравнени , 9- счетчик тактов, 10 - основной блок управлени , 1 -ши«а входных и выходных сигналов интегральных схем .модул , 12 - контактный блок, 13 - блок усилителей, 14-сменна  п:лата, 15 - эталонна  интегральна  схема, 16 - первый имитатор неисправностей, 17 - второй имитатор неисправностей, 18-счетчик HieHcnpaBHocTeA, 19 - третий блок сравнени , 20 - дополнительный блок управлени , 21- регистр результатов, 22 - регистр длины теста , 23 - второй блок сравнени , 24 -шина сигналов шндикадии пульта управлени .

Устройство работает следующим образом.

При использовании устройства в режиме контрол  модулей входы контролируемого и эталонного модул  подключаютс  параллельно к блоку формирователей входных сигналов 3. Выходы контролируемого модул  (включа  выходы всех его интегральных схем) соедин ютс  со входами блока дискриминаторов выходных сигналов 6, а выходы эталонного модул  (также включа  выходы всех его интегральных схем)-со входами первого блока сравнени  8.

После ручного запуска основного блока управлени  10, этот блок приводит в исходное состо ние все остальные блоки, а затем включает генераторы 1 и 2. Последовательности сигналов, вырабатываемые этими генераторами , поступают на блок формирователей входных сигналов 3, которые образуют и подают на входы контролируемого и эталонного модулей последовательность наборов потенциальных сигналов,  вл ющихс  псевдослучайным тестом. После установки на входах модулей набора потенциалов, соответствующего текущему такту теста, блок 10 увеличивает на единицу содержимое счетчика тактов 9.

Сигналы на выходах контролируемого модул  в каждом такте теста анализируютс  блоком дискриминаторов 6, которые определ ют логическое значение сигнала на каждом выходе, а также фиксируют все случаи отклонени  выходных потенциалов модул  за пределы допусков дл  «1 и «О. Выходные сигналы блока дискриминаторов 6, отражающие логические значени  выходов модул , сравниваютс  в каждом такте теста первым блоком сравнени  8 с выходными сигналами эталонного модул . При обнаружении неравенства блок 8 выдает соответствующий сигнал в основной блок управлени . 10, который выключает генераторы 1 и 2, останавлива  тем самым гест, и сигнализирует (с помощью элементов индикации пульта) о неисправности контролируемого модул . Аналогична  реакци  блока 10 имеет место по сигналу блока дискриминаторов 6 при отклонении потенциала хот  бы на одном выходе модул  за пределы допусков дл  «1 и «О. В обоих случа х счетчик тактов 9 фиксирует номер такта теста, в котором обнаружена неисправность модул . Состо ние счетчика 9 индицируетс  на пульте устройства .

Проверка качества псевдослучайных тестов, получаемых с помощью генератора 1 производитс  на этапе выбора тестов дл  каждого типа модул , подлежащего контролю на производстве , и осуществл етс  путем поочередной имитации всех наиболее веро тных неисправностей интегральных схем модул .

Дл  каждой имитируемой неисправности провер етс , обнаруживает ее исследуемый тест или нет, и по результатам такой проверки составл ютс  списки всех обнаруживаемых и

всех необнаруживаемых неисправностей. Эти списки и характеризуют качество теста. Если проверенный тест не обнаруживает некоторые неисправности, то на этих неисправност х испытываетс  другой тест, который получаетс  изменением начального состо ни  или алгоритма работы генератора 1. Этот процесс продолжаетс  до тех пор, пока не будет получен набор тестов, обнаруживающий все неисправности модул .

Проверка качества тестов дл  заданного типа модул  производитс  на любом заведомо исправном его экземпл ре.

Дл  подачи тестов на модуль его входы соедин ютс  с выходами блока формирователей входных сигналов 3. Имитаци  неисправностей любой интегральной схемы модул  производитс  с помощью однотипной эталонной интегральной схемы 15, подключаемой к устройству с помощью сменной платы 14, и имитаторов 16, 17.

Работа устройства при проверке теста на неисправност х i-он интегральной схемы модул  протекает следующим образом.

После соединени  контактного блока 12 с выводами i-ой интегральной схемы и подключени  к устройству сменной платы, соответствующей этой схеме, производитс  установка всех блоков в исходное состо ние и запуск дополнительного блока управлени  20.

Блок 20, в свою очередь, запускает основной блок управлени  10, который включает генераторы 1 и 2 и тем самым обеспечивает подачу теста па входы модул . Начальному состо нию счетчика неисправностей 18 (все нули ) соответствует режим самоконтрол  устройства . В этом режиме неисправности не имитируютс , и входные сигналы t-ой интегральной схемы модул  передаютс  имитатором 16 без каких-либо изменений  а входы эталон«ой схемы 15. Выходные сигналы схемы 15 также без изменений передаютс  через имитатор 17 на входы третьего блока сравнени  19, на другие входы которого поступают выходпые сигналы i-ой интегральной схемы модул . Блок 19 производит сравнение выходных сигналов обеих схем в каждом такте текста и в случае их неравенства выдает сигнал в блок 20, который останавливает блок 10 и соответственно генераторы 1 и 2, в том такте теста, в котором обнаружено неравенство. Подобный останов в режиме самоконтрол  свидетельствует о неисправности t-ой интегральной схемы модул  или самого устройства. В нормальном случае тест выполн етс  до конца. Конец теста фиксируетс  основным блоком управлени  10 по номеру такта в счетчике 9. При этом блок 10 останавливает генераторы 1 и 2 и выдает соответствующий сигнал в дополнительный блок управлени  20.

По этому сигналу блок 20 увеличивает на 1 содержимое счетчика неисправностей 18. Новому (отличному от нул ) состо нию счетчика соответствует заранее обусловленна  неисправность , на которой должен провер тьс .

тест. Далее блок 20 анализирует состо ние того разр да регистра результатов 21, который соответствует данной неисправности (при начальной установке всех блоков устройства в исходное состо ние в этот регистр засылаетс  маска неисправностей интегральной схемы, задаваема  с помощью регистра переключателей пульта устройства). Если состо ние этого разр да «1 (неисправность не подлежит имитации ), то содержимое счетчика 18 увеличиваетс  на 1 и анализируетс  следующий разр д регистра 21. Если состо ние разр да «О, то с помощью имитаторов 16, 17 производитс  имитаци  неисправности, соответствующей состо нию счетчика неисправностей 18.

Например, если это состо ние задает обрыв некоторого входа интегральной схемы, то соответствующий вентиль имитатора 16 отключает этот вход схемы 15 от линии, св зывающей его с одноименным входом f-ой интегральной схемы модул . Если должна имитироватьс  неисправность в виде посто нного значени  «1 или «О некоторого выхода интегральной схемы, то соответствующий вентиль имитатора 17 отключает вход третьего блока сравнени  19 от соответствующего выхода схемы 15 и задает на этом входе фиксированное значение «1 или «О.

После окончани  процессов коммутации в имитаторах 16, 17 дополнительный блок управ .пени  20 запускает блок управлени  10, который обеспечивает выполнение теста. При этом сигналы, действующие в процессе выполнени  теста на входах г-ой интегральной схемы модул , подаютс  через имитатор 16 на входы схемы 15. Третий блок сравнени  19 сравнивает в каждом такте теста выходные сигналы этой схемы, поступающие через имитатор 17, с выходными сигналами i-ой иптегральной схемы модул . При обнаружении неравенства также как и в режиме самоконтрол  происходит останов теста. Однако в этом случае останов означает, что тест обнаружил имитируемую неисправность. Дл  фиксации этого факта блок 20 устанавливает в «1 соответствующий этой неисправности разр д регистра результатов 21, а также анализирует результат полученный вторым блоком сравнени  23 при сравнении номера такта, в котором обнаружена неисправность, сохран емого в счетчике 9, с содержимым регистра длины теста 22. Если этот номер больше числа в регистре 22, то блок 20 обеспечивает его передачу в регистр 22, в противном случае состо ние регистра 22 не мен етс . Начальное состо ние регистра 22 (после окончани  режима самоконтрол ) - во всех разр дах, и таким образом, данна  операци  позвол ет зафиксировать в этом регистре наибольший дл  всех обнаруживаемых тестом неисправностей номер такта, на котором прерываетс  тест. Иными словами, после проверки всех неисправностей г-ой интегральной схемы - регистр 22 указывает минимальную длину начального участка теста.

достаточного дл  обнаружени  всех обнарул иваемых тестом неисправностей этой схемы.

Если имитируема  неисправность не обнаруживаетс , то тест выполн етс  до конца. После этого, либо после окончани  операции с регистрами 21 и 22 (в случае обнаружени  неисправности) дополнительный блок управлени  20 анализирует поступающие в него через сменную плату 14 выходы счетчика неисправностей 18 дл  того, чтобы проверить, исчерпаны или нет все неисправности, которые имитироватьс  дл  t-ой интегральной схемы. Если все неисправности исчерпаны, то происходит останов устройства. В противном случае описанный выше процесс повтор етс , начина  с момента увеличени  содержимого счетчика 18 на 1.

Останов устройства после окончани  проверки теста на всех заданных неисправност х г-ой интегральной схемы модул  сопровождаетс  соответствующей сигнализацией на пульте . Элементы индикации пульта, св занные с регистром результатов 21, указывают все обнаруженные и необнаруженные неисправности этой схемы (т. е. характеризуют качество теста по отношению к данным неисправност м), а элементы индикации регистра 22 указывают минимальную длину теста.

Claims (1)

1. Формула изобретеии 

   Устройство дл  контрол  цифровых модулей и проверки качества тестов, содержащее генератор псевдослучайных последовательностей , генератор синхронизации, блок формирователей , блок дискриминаторов, первый блок сравнени , счетчик тактов и основной блок управлени , причем первый выход основного блока управлени  соединен со входом генератора синхронизации и с одноименными входами генератора псевдослучайных последовательностей , блока формирователей, блока дискриминаторов и первого блока сравнени , первый вход - с одноименным выходом блока дискриминаторов, а второй вход - с выходом первого блока сравнени , первый и второй входы которого св заны с шиной выходных сигналов эталонного модул  и вторым выходом блока дискриминаторов соответственно, второй вход блока дискриминаторов соединен с шиной выходных сигналов контролируемого

   модул , первый выход генератора синхронизации св зан со вторым входом блока формирователей , второй выход - с одноименным входом генератора псевдослучайных последовательностей , выход которого соединен с третьим входом блока формирователей, выход которого св зан с шиной входных сигналов контролируемого и эталонного модулей, о тличающеес  тем, что, с целью расширени  функциональных возможностей, в устройство дополнительно введены контактный блок, блок усилителей, сменна  плата с эталонной интегральной схемой, два имитатора неисправностей , счетчик неисправностей, второй и третий блоки сравнени , регистр длины теста , регистр результата и дополнительный блок управлени , причем первый выход дополнительного блока управлени  соединен с одноименным входом регистра длины теста и третьим входом основного блока управлени , второй и третий выходы - со входами счетчика неисправностей и регистра результата соответственно , первый вход - с выходом второго блока сравнени  и третьим выходом основного блока управлени , второй первыми входами первого и второго имитаторов неисправностей и выходом счетчика неисправностей , третий вход - с выходом регистра результата , а четвертый вход - с выходом третьего блока сравнени , первый вход которого св зан с выходом блока усилителей и вторым входом первого имитатора неисправностей, а второй вход - с выходом второго имитатора неисправностей, второй вход которого соединен с выходом эталонной схемы сменной платы, вход которой соединен с выходом первого имитатора неисправностей, вход блока усилителей соединен с выходом контактного блока, вход которого соединен с шиной входных и выходных сигналов интегральных схем модул , выход регистра длины теста соединен с первым входом второго блока сравнени , второй вход которого соединен с одноименным входом регистра длины теста и первым выходом счетчика тактов, второй вход и первый вход которого соединены с четвертым входом и вторым выходом основного блока управлени  соответственно, дополнительные входы - выходы счетчика тактов, регистра длины теста , регистра результата, дополнительного и основного блоков управлени  соединены с шиной сигналов индикации и пульта управлени .

   :;j щи.

   г/у

   2