SU1290213A1 - Устройство дл контрол логических устройств - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике. Цель изобретени  - расишрение функциональных возможностей устройства.Устройство содержит формирователь 6 импульсов и блок 4 индикации. Блок 5 контрол  определ ет четность или нечетность числа единиц в байте информации , сравнивает полученный результат с контрольным разр дом и вьщает сигнал о наличии ошибки на выходе блока 5 контрол . Введение блоков 1 и 2 повторителей, блока 3 пам ти, IKRS-триггера 7, резистора 8 и све- тодиода 9 позвол ет устройству запоминать передаваемый и принимае- мьй байт в случае возникновени  ошибки . Положение Пам ть И позвол ет индицировать состо ние передаваемого байта, а положение Пам ть П - принимаемого. Визуальное сравнение позвол ет определить неисправньй бит. 6 ил. с (Л to ;о о 1C N4 Од HiieJ

Description

fO

15

- 20

1129021

Изобретение относитс  к контрольо-измерительной технике и может быть спользовано дл  контрол  логических стройств ЭВМ.

Цель изобретени  - расширение фун- 5 циональных возможностей устройства утем контрол  правильности передачи байта информации и вы влени  неверно переданного бита информации.

На фиг, 1 приведена схема устройства; на фиг. 2 - схема первого блока повторителей; на фиг. 3 - схема второго блока повторителейJ на фиг. 4 - схема блока пам ти; на фиг.5 - схема блока индикации, на фиг. 6 - схема блока контрол .

Устройство (фиг. 1) содержит первый 1 и второй 2 блоки повторителей, блок 3 пам ти, блок 4 индикации,блок 5 контрол , формирователь 6 импуль сов, например, управл емый одновиб- ратор, IKRS-триггер 7, резистор 8,

светодиод 9 и кнопку 10. (

Блок 1 повторителей (фиг. 2) со- 25

держит резисторы 11 - 14, транзистор 15, элемент 16 НЕ, элемент 17 И-НЕ, светодиод 18, повторители 19.1-19.9.

Блок 2 повторителей (фиг. 3) содержит повторители 20.1-20.9. 30

Блок пам ти (фиг. 4) содержит IKRS-триггеры 21.1-21.18.

Блок 4 индикации (фиг. 5) содержит элементы 2И-ЗИЛИ-НЕ 22.1-22.9, переключатель 23, резисторы 24.1 - 24.9, светодиоды 25.1-25.9.

Блок 5 контрол  (фиг. 6) содержит элемент 26 свер;гки по модулю два,элементы 27-29 2И-НЕ, элементы 30, 31 НЕ.

Входы первого блока 1 повторите- 40 лей соединены с первыми входами устройства , выходы - с первыми входами блока 4 индикации и первыми входами блока 3 пам ти, выходы которого соединены с соответствующими вторыми 45 входами блока 4 индикации, вторые входы через второй блок 2 повторителей - со вторыми входами устройства, а непосредственно со входами блока 5 контрол , соединенного пр мым выходом jo с третьим входом блока 3 пам ти и с 1-входом IKRS-триггера 7, соединенного инвертирующим выходом через после- довательно соединенные резистор 8 и светодиод 9 - с шиной питани  устрой- 55 ства, непосредственно - с первым входом формировател  6 импульсов, соединенного вторым входом с инвертирующим выходом блока 5 контрол , выходом с

O

15

0

21

5

5

30

40 45 jo 55

32

четвертым входом блока 3 пам ти и с С-входом IKRS- триггера 7 , соединенного R-входом через замыкающие контакты кнопки 10 с общей шиной устройства , а непосредственно - с п тым входом блока 3 пам ти.

Устройство работает следующим образом .

Если устройство находитс  в режиме Пробник, что задаетс  переключателем: 23 в блоке 4 индикации, то информаци  о состо нии контролируемого байта, поступающего на вход блока 1 повторителей,с выхода последнего поступает на вход блока 4 индикации. Включенное состо ние светодиода 25,i в блоке 4 индикации соответствует единичному состо нию соответствующего i-го бита информации в байте, поступившем на входы блока 1, выключенное - нулевому.

В режиме Пробник устройство позвол ет наблюдать за изменением логических уровней одновременно в дев ти логических цеп х, что создает большие удобства при поиске неисправности ЭВМ в потактовом режиме работы.

В режиме контрол  передачи информации дл  вы влени  исчезновени  или

возбулсдени  лишнего бита в передава1

емом байте информации от какого-либо источника (передатчика) в приемник неисправность носит сбойный характер (т.е. имеет малую частоту повторени ) выходы источника подсоедин ют к входам блока 1 повторителей, а выходы приемника - к входам блока 2 повторителей. Выходы блоков 1 и 2 подключены к входам блока 3 пам ти. Переключатель 23 в блоке 4 находитс  в положении, Пам ть И или Пам ть П. Информаци  о принимаемом приемником байте поступает с выходов блока 2 повторителей на вход блока 5 контрол . Блок 5 контрол  в случае поступлени  байта с неисправной четностью (если количество единичных разр дов в ба:йте и контрольном разр де четное) возбуждает на своих выходах сигнал, причем на пр мом выходе этот сигнал имеет единичный уровень , на инверсном - нулевой. Перепадом из единихда в нуль с инверсного выхода блока 5 контрол  запускаетс  формирователь 6, формирующий импульс, по заднему фронту которого триггер 7 устанавливаетс  в единичное положение , так как на 1-входе триггера 7

в этот момент находилс  разрешающий единичный потенциал, поступающий с пр мого выхода блока 5 контрол . Одновременно синхронизирующий импульс с выхода формировател  6 поступает на С-входы триггеров 21.1-21.18 блока 3 пам ти (фиг. 4), а так как на первых 1-входах триггеров 21.1-21.18 находитс  информаци  о битах и контрольных разр дах источника и приемника , поступающа  с выходов блоков 1 и 2 повторителей, а на вторых 1-входах триггеров 21.1-21.18 находитс  единичньш разрешающий уровень с пр мого выхода блока 5 контрол , то произойдет запоминание передаваемого и принимаемого байтов в блоке 3 пам ти . Нулевой потенциал с инверсного выхода триггера 7, заданный через ограничительный резистор 8, вызовет свечение светодиода 9, сигнализирующего о произошедшем сбое. Кроме того , нулевой потенциал с инверсного выхода триггера 7 поступает на вход формировател  6, запреща  его дальнейшую работу. Это необходимо дл  того, чтобы исключить возможную порчу информации в блоке 3 пам ти при по влении на входе блока 2 повторителей последующего байта с неправильной четностью.

Длительность импульса, формируемого формирователем 6, выбрана равной половине длительности импульса тактовой частоты генератора контролируемого устройства. Это необходимо дл  того, чтобы исключить возможное ложное срабатывание триггера 7, так как информационные биты могут поступать с некоторым фазовым сдвигом.

Фазовый сдвиг информационных битов 1

может вызвать ложные всплески на выходах блока 5 контрол  и соответственно запуск формировател  6, но опрокидывани  триггера 7 не произо йдет так как установка триггера 7 происходит по заднему фронту импульса с формировател  6, поступающего на С- вход триггера 7, а длительность этого импульса больше, чем длительность возможных всплесков. К моменту окончани  импульса с формировател  6 на 1-входе триггера 7 в случае неискаженной передачи информации имеетс  нулевой запрещающий потенциал и пере

ключение триггера 7 не происходит. I

Блок 1 повторителей (фиг, 2) содержит повторители 19,1-19,9, кото25

рые исключают вли ние входных цепей устройства на потенциалы, поступающие с контролируемого логического устройства (с источника информации), 5 а также схему анализа обрыва на резисторах 11 - 14, транзисторе 15, элементе 16 НЕ, элементе 17 И-НЕ и светодиоде 18. Если на вход повторител  19,1 не поступает никакой по 0 тенциал (обрыв), транзистор 15 выключен и на элемент 17 И-НЕ с выхода элемента 16 НЕ поступает высокий уровень, элемент 17 И-НЕ включаетс  и включает через ограничительный ре 5 зистор 14 светодиод 18. Если на вход повторител  19.1 поступает логический ноль или единица, то на одном из входов элемента 17 И-НЕ имеетс  логический ноль и светодиод 18 не вклю20 чаетс . Вход повторител  19.1 может быть подключен к любой точке контролируемого логического устройства дл  вы влени  состо ни  обрыв.

Блок 2 повторителей (фиг. 3) содержит повторители 20.1-20.9, дл  разв зки входных цепей устройства и цепей приемника информации контролируемого логического устройства. Блок 3 пам ти (фиг. 4) построен

30 на IKRS-триггерах 21.1-21.18. В триггеры 21.1-21.9 записываетс  информаци  источника, а в триггеры 21.10 - 21,18 - информаци  приемника.

Запись производитс  при наличии

35 сигнала о сбое, поступающем с формировател  6 на С-входы триггеров 21,1- 21,18 при наличии разрешени  на К- входах, поступающего с пр мого выхода блока 5 контрол .

40 Блок 4 индикации (фиг, 5) с помощью элементов 22.1-22,9 2И-ЗИЛИ-НЕ обеспечивает индикацию светодиодами 25,1-25.9 состо ний на входах блока 1, состо ний триггеров 21,1-21,9 или 45 триггеров 21,10-21,18 в блоке 3 пам ти , в зависимости от положени  переключател  23, Резисторы 24,1-24,9 ограничивают ток светодиодов 25,1- .

25.9, 50 I

Блок 5 контрол  с помощью элемента 26 определ ет четность или нечетность числа единиц в байте информа- ции. Элементы 27-31 сравнивают полученный элементом 26 результат с контрольным (дев тым) разр дом и выдают сигнал о наличии ошибки на выходы блока 5,

51

Таким образом, устройство способно запоминать передаваемый и принимаемый байт в случае возникновени  ошибки. Положение переключател  23 Пам ть И позвол ет индицировать состо ние передаваемого байта, а положение Пам ть П - принимаемого, Провед  визуальное сравнение, можно определить неисправньй бит. Такое состо ние устройством сохран етс  до тех пор, пока не будет произведен сброс блока 3 пам ти и триггера 7 с помощью кнопки 10 Сброс.

Таким образом, устройство обладает более широкими функциональными возможност ми, так как позвол ет контролировать одновременно дев ть информационных цепей, т.е. байт информации , а также запоминать его значение в сбойных ситуаци х и вы вл ть ошибочный бит.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  логических устройств, содержащее формирователь импульсов и блок индикации, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства путем контрол  правильности передачи байта

   36

   информации и вы влени  неверно переданного бита информации, в него введены два блока повторителей,блок пам тир блок контрол , IKRS-триггер, резистор и светодиод, причем входы цервого блока повторителей соединены с первыми входами устройства, выходы - с первыми входами блока инди- кахщи и первыми входами блока пам ти , выходы которого соединены с соответствующими вторыми входами блока индикации, вторые входы через второй блок повторителей - с вторыми входами устройства, а непосредственно с входами блока контрол , соединенного пр мым выходом с третьим входом блока пам ти и с 1-входом IKRS-триг- гера, соединенного инвертирующим выходом .через последовательно соединенные резистор и светодиод с шиной питани  устройства, а непосредственно с первым входом формировател  импульсов , соединенного вторым входом с инвертирующим выходом блока контрол  , выходом с четвертым входом блока пам ти и с С-входом IKRS-триггера, соединенного R-входом через замыкающие контакты кнопки с общей шиной устройства, а непосредственно - с п - тьм входом блока пам ти. .

   rfJ-3/7.

   21.8

   f 7-J/7

   г52

   срие.б

   Составитель В.Дворкин Редактор Н.Горват Техред А.Кравчук Корректор Н.Король

   Заказ 7895/41 Тираж 751Подписное

   ВНИИПИ Государственно1 о комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб, , д. 4/5

   Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

   ou/ufffa