SU1037259A1 - Устройство дл контрол цифровых блоков - Google Patents

Description

ответственно с второй группой входов имитатора неисправностей, втора  груп па выходов блока управлени  имитацией неисправностей соединена с второй группой входов блока индикации, треть  группа входов которого соединена - с третьей группой выходов блока управ лени  имитацией неисправностей, четверта  группа выходов которого соеди нена с четвертой группой входов блока индикации, п та  группа входов которого соединена с п той группой выходов блока управлени  имитацией неисправностей , оТ л и чающеес  тем, что, с целью расширени  функциональных возможностей путем определени  минимизированного провер ющего теста, в устройство введены блок формировани  импульсов считывани , блок пам ти, две группы элементов И, блок определени  теста, дешифратор, причем группа входов дешифратора соединена с группой выходов блока формирователей сигналов, выходы дешифратора соединены соответственно с первыми входами элементов И первой груп .пы, вторые входы которых соединены с вторым выходом блока управлени  имитацией неисправностей, первый вход которого соединен f. выходом второго блока сравнени , с третьими входами элементов И первой группы, с управл ющим входом блока пам ти, перва  группа информационных Входов которого соединена с группой выходов второго счетчика, выход которого соединен с первым входом блоЁга формировани  импульсов считывани , второй вход которого соединен с выходом блока пам ти , с вторым входом блока управлени  имитацией неисправностей, треть  группа входов которого соединена соответственно с первой группой выходов блока определени  теста, втора  группа выходов которого соединена с второй группой информационных входов бпо ка пам ти, группа выходов которого со единена с первой группой входов блока определени  теста, втора  группа входов которого соединена с первой груп.пой выходов блока формировани  импуль сов считывани , с группой управл ющих входов блока пам ти, втора  группа информационных входов которого соединена соответственно с выходами элементов И первой группы, соответственно с информационными входами регистра , управл ющие входы которого соединены с третьим выходом блока упр)авлени  имитацией неисправностей, четвер1 59 та  группа входов которого соед 1нена соответственно с выходами регистра, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с группой выхо .дов эталонного узла, выходы элементов И второй группы соединены соответственно с п той группой входов блока управлени  имитацией неисправностей , выход блока определени  теста .соединен с третьим входом блока формировани  импульсов считывани , втора  группа выходов которого соединена с третьей группой входов блока определени  теста. 2. Устройство по п. 1, о т л и чающеес  тем, что блок управлени  имитацией неисправностей содержит узел запуска, счетчик, переключатель , элемент ИЛИ, четыре регистра , триггер, три элемента И, группу элементов И, элемент НЕ, причем первый вход первой группы входов блока соединен с первым входом узла запуска , второй вход которого соединен с выходом первого элемента И и  вл етс  первым выходом п той группы выходОв блоки, второй вход первой rpjtnпы входов которого соединен со счетным входом счетчика, установочный вход которого соединен с выходом переключател , с третьим входом узла запуска с нулевыми входами первого, второго, третьего и четвертого регист:ров , с нулевым входом триггера и  вл етс  третьим выходом блока, первый вход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ и  вл етс  первым выходом блока, второй выход которого соединен с выходом узла запуска, с вторыми входами элементов И группы, третьи входы которых  вл ютс  соответственно второй группой .входов блока, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом переполнени  счетчика, с четвертым входОм узла запуска, с первым входом третьего элементаИ, группа входов которого соединена соответственно с инверсивными выходами первого регистра, единичные входы которого соединены соответственно с выходами элементов И группы, треть  группа входов блока соединена соответственно с единичными

входами второго регистра, выходы которого  вл ютс  четвертой группой выходов блока, четверта  и п та  группы входов которого соединены соответственно с единичными входами третьего, и четвертого регистров, выходы которых  вл ютс  соответственно второй и третьей группами выходов блока, второй выход п той группы выходов которого соединен с .выходом триггера, единичный вход которого соединен с выходом второго элемента И,третий выход п той группы выходов блока соединен с выходом третьего элемента И, группа выходов узла.Запуска  вл етс  .первой группой выходов блока.

3. Устройство по ПП.1 и., о т л ичающее с  тем, что узел запуска содержит элемент И, элемент ИЛИ триггер, переключатель, причем выход переключател  соединен с первым входом элемента И, второй вход которого  вл етс  первым входом узла, второй вход которого соединен с первым входом элемента ИЛИ, второй вход которого  вл етс  третьим входом узла, четвертый вход.которого соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и  вл етс  первым выходом группы выходов узла, второй выход первой группы выходов которого соединен с is HBepcным выходом триггера, с третьим входом элемента И, выход которого соединен с единичным входом триггера, пр мой выход которого  вл етс  выходом узла.

Устройство по п. 1, о т л и чающеес  тем, что блок формировани  импульсов считывани  содержит элемент.задержки, элемент НЕ, элемент И, два генератора тактовых импульсов , два счетчика, два дешифр-лтора , две группы элементов И, причем первый вход блока соединен с входом элемента задержки, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого  вл етс  вторым входом блока, выход элемента И соединен с управл ющим входом первого генератора тактовых импульсов выход которого соединен со счетным входом первого счетчика, с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами первого дешифратора , входы которого соединены q выходами разр дов счетчика, выход переполнени  которого соединен с управл юи им входом второго генератора тактовых импульсов, выход которого соединен со счетным входом второго счетчика, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешифратора, входы которого соединены с выходами разр дов второго счетчика, вход сброса которого соединен с входом сброса первого счетчика и  вл етс  третьим входом блока, выходы элементов И первой и второй групп  вл етс  соответ-. ственно выходами первой и второй групп блока.

5. Устройство поп,1,отличающеес  тем, что блок определени  теста содержит два элемента ИЛИ, элемент задержки, счетчик,(п +1) группу элементов И (где п - число входных воздействий ), дешифратору регистр, формирователь импульсов, причем перва  группа входов блока соединена с входом первого элемента ИЛИ с входами второго элемента ИЛИ, выход которого соединен с входом элемента задержки, с первыми входами элементов И первой группы, вторые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента задержки соединен с входом сброса счетчика, выходы элементов И первой :группы соединены с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй по(п+1)-ую, вторые входы которых  вл ютс  соответственно второй группой входов блока, выходы элементов И группы с второй по (n+l )-ую соединены соответственно с единичными входами регистра, нулевые входы которого соединены с выходом узла фо эмировани  импульсов и  вл ютс  выходом блока, выходы регистра соединен соответственно с информационными входами узла формировани  импульсов, и втора  группы выходов которого  вл ютс  соответственно первой и второй группами блока, треть  группа входов которого соединена соответственно с управл ющими входами узла формировани  импульсов. Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  определени  пр вер юи(их тесТов сложных комбинационных схем. Известно устройство дл  контрол  и поиска неисправностей комбинационных схем, содержащее источник питани , (5лок фиксации неисправностей, коммутатор переменных логических фун ций, коммутатор переменных инверсных логических функций, коммутирующие эл менты, которые через электронные клю чи, управл юише входы которых через элементы ИЛИ соединены с входами шагового коммутатора и с выходными шинами другой группы данного коммутато ра, соедин ющиес  с входными в другом включенном положении тех же коммутир щих элементов с управл ющими входами диагностируемой схемы. Нагрузкой диагностируемой схемы  вл етс  блок фиксации неисправностей, входы которого через коммутирующие элементы. коммутатора конъюнкций подключены к . одноименным входам шагового коммутатора , в каждом положении которого источник питани  подключен к одной из входных шин одного матричного коммутатора совместно со всеми входными шинами и входами всех элементов ИЛИ другого коммутатора р J. Недостатком указанного устройства  вл етс  невозможность его применени  дл  контрол  сложных комбинационных схем. Наиболее близким по технической сущности к предложенному  вл етс  устройство дл  контрол  цифровых модулей и проверки качества тестов, CO держащее генератор псевдослучайных последовательностей, блок дискримина торов, первый блок сравнени , контак ный блок, блок усилителей, сменную плату с эталонной интегральной схемой , два имитатора неисправностей, счетчик тактов, основной блок управлени , счетчик неисправностей, второй и третий блоки сравнени , регистр длины теста, регистр и дополнительный блок управлени , причем первый выход основного блока управлени  соединен со входом генератора синхронизации и с одноименными входами генератора псевдослучайных последовательностей, блока формирователей ,блока дискриминаторов и первого блока сравнени .первый вход - с одноименным выходом бло ка дискриминаторов, а второй вход с выходом первого блока сравнени , первый и второй входы которого соединены с шиной выходных сигналов эталонного модул  и вторым выходом блока дискриминаторов соответственно, второй выход блока дискриминаторов соединен с шиной выходных сигналов контролируемого модул , первый выход генератора синхронизации соединен с вторым входом блока формирователей, второй выход - с одноименным входом генератора псевдослучайных последовательностей , выход которого соединен с третьим входом блока формирователей , выход которого соединен с шиной входных сигналов контролируемого и эталонного модулей. Первый выход дополнительного блока управлени  соединен с одноименным входом регистра длины теста и третьим входом основного блока управлени , второй и третий выходы - со входами счетчика неисправностей и регистра, результата соответственно, первый вход - с выходом второго блока сравнени  и третьим выходом основного блока управлени , второй вход - с первыми входами первого и второго имитаторов неисправностей и выходом счетчика неисправностей , третий вход - с выходом регистра результата, а четвертый вход - с выходом третьего блока сравнени , первый вход которого соединен с выходом блока усилителей и вторым входом первого имитатора неисправностей , а второй - вход - с выходом второго имитатора неисправностей, второй вход которого соединен с выходом эталонной схемы сменной платы, вход которой соединен с выходом эталонной схемы сменной платы, вход которой соединен с выходом первого имитатора неисправностей, вход блока усилителей соединен с выходом контактного блока, вход которого соединен с шиной входных и выходных сигналов интегральных схем модул , выход регистра длины теста соединен с первым входом второго блока сравнени , второй вход которого соединен с одноименным входом регистра длины теста и первым выходом счетчика тактов, второй вход и первый вход которого соединен с четвертым входом и вторым выходом основного блока управлени  соответственно, дополнительные входы - выходы счетчика тактов, регистра длины теста, регистра результата, дополнительного основного блоков управлени  соедийены с шиной сигналов индикации и пу та управлени  С 21Недостатком известного устройства  вл етс  невозможность его применени  дл  логического определени  одного из минимальных провер ющих тестов или близкого к нему дл  провер емого блока, так как в устройстве анализируютс  только случайно выбранные тесты, а сами тесты не определ ютс ., . Целью изобретени   вл етс  расширение функциональных возможностей пу тем определени  минимизированного провер ющего теста. Поставленна  цель достигаетс  тем что в устройство дл  контрол  цифровых блоков содержащее генератор псевдослучайных последовательностей, задающий генератор, блок формировате лей сигналов, блок дискриминаторов, два блока сравнени , два счетчика, блок управлени , блок управлени  ими тацией неисправностей, контактный блок, блок усилителе, эталонный узел, имитатор неисправностей, блок индикации, причем первый выход блока управлени  соединен с входом задающе го генератора, с управл ющим входом генератора псевдослучайных последова тельностей, второй выход блока управ лени  соединен с управл ющим входом блока формирователей сигналов,третий выход блока управлени  соединен управл ющим входом блока дискриминаторов , с управл ющим входом первого блока сравнени , первый вход блока управлени  соединен с первым выходом блока дискриминаторов, второй вход блока управлени  соединен с выходом первого блока сравнени , первый и второй входы которого соеду1нены соответственно с выходом эталонного блока и вторым- выходом блока дискриминаторов ииформационный вход которо го соединен с выходом провер емого блока, выхрА задающего генератора со единен с тактовым входом блока форми рователей сигналов, с вторым входом генераторе псевдослучайных последова тельностей, группа выходов которого соединена с группой информационных входов блока формирователей сигналов группа выходов которого соединена с группой входов провер емого и эталон ного блоков, группа выходов первого счетчика соединена с первой группой входов блока управлени , перва  груп па выходов которого соединена с груп пой входов первого счетчика , выход которого соединен с первым входом блока индикации, перва  группа входов которого соединена с второй группой выходов блока управлени , треть  группа выходов которого соединена с первой группой входов блока управлени  имитацией неисправностей , перва  группа выходов которого соединена с второй группой входом блока управлени , втора  группа входов блока управлени  имитацией неисправностей соединена с первой группой выходов имитатора неисправностей , втора  группа выходов которого соединена с группой входов эталонного узла, группа выходов которого со- . единена соответственно с первой группой входов второго блока сравнени , втора  группа входов которого соединена соответственно с первой группой входов имитатора .неисправностей, с группой выходов блока усилителей, группа входов которого соединена с группой выходов контактного блока, группа входов которого соединена с группой выходов провер емого узла, первый выход блока управлени  имитацией неисправностей соединен с входом второго счетчика, группа выходов которого соединена соответственно с второй группой входов. kmHTaTOpa неисправностей , втора  группа выходов блока управлени  имитацией неисправностей соединена с второй группой входов блока индикации, треть  группа входов которого соединена с третьей группой выходов блока управлени  имитацией неисправностей, четверта  группа выходов которого соединена с четвертой группой входов бло- ка индикации, п та  группа входов которого соединена с п той группой выходов блока управлени  имитацией неисправностей, введены блок формировани  импульсов считывани , блок пам ти, две группы элементов И, блок определени  теста, дешифратор, причем группа входов дешифратора соединена с группой выходов блока формирователей сигналов, выходы дешифратора соединены соответственно с первыми входами элементов И первой- группы, вторые входы которых соединены с вторым выходом блока управлени  имитацией неисправностей, первый вход которого соединен с выходом второго блока сравнени , с третьими входами элементов И первой группы, с упрввл S10 ющим входом блока пам ти, перва  труп па информационных входов которого соединена с группой выходов второго счетчика, выход которого, соединен с первым входом блока формировани  имч пульсов считывани ,второй вход которого соединен с выходом блока пам ти , с вторым входом блока управлени  имитацией неисправностей, треть  группа входов которого соединена соответственно с первой группой выходов блока определени  теста, втора  группа выходов которого соединена с второй группой информационных входов блока пам ти, группа выходов которого соединена с первой группой входов блока определени  теста, втора  группа входов которого соединена с первой группой выходов блока формировани  импульсов считывани , с труппой управл ющих входов блока пам ти, втора  группа информационных входов которого соединена соответственно с выходами элементов И первой группы соответственно с информационными входами регистра, управл ющие входы которого соединены с третьим выходомблока управлени  имитацией неисправностей , четверта  группа входов которого соединена соответственно с вы ходами регистра, с первыми входами элементов И второй группы, вторые вхо ды которых соединены соответственно с группой выходов эталонного узла, вы ходы элементов И второй группы соединены соответственно с п той группой входов блока управлени  имитацией не исправностей, выход блока определени теста соединен с третьим входом блока формировани  импульсов считывани  втора  группа выходов -которого соеди нена с третьей группой входов блока определени  теста. Блок управлени  имитацией неисправ ностей содержит узел запуска, счетчи переключатель, элемент ИЛИ, четыре регистра, триггер, три элемента И, группу элементов И, элемент НЕ, причем первый вход первой группы входов блока соединен с первым входом узла запуска, второй вход которого соединён с выходом первого элемента И и   л етс  первым выходом п той группы выходов блока, второй вход первой группы входов которого соединен со счетным входом счетчика, установочный вход которого соединен t выходом переключател , с третьим входом узла запуска, с нулевыми входами первого. 9 трет1 его и метвертрго реторого , гистров, с нулевым входом триггера и  вл етс  третьим выходом блока, первый вход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен t выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ и  вл етс  первым входом блока, второй выход которого соединен с выходом узла запуска, с вторыми -входами элемен-. тов И группы, третьи входы которых  вл ютс  соответственно второй группой входов блока, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом переполнени  счетчика, с четвертым входом узла запуске, с первым входом третьего элемента И, группа входов которого соединена соответственно с инверсивными выходами первого регистра, единичные входы которого соединены соответственно с выходами элементов И группы, треть группа входов блока соединена соответственно с единичными входами второго регистра, выходы которого  вл ютс  четвертой группой выходов блока, четверта  и п та  группы входов которого соединены соответственно с единичными входами третьего и четвертого регистров , выходы которых  вл ютс  соответственно второй и третьей группами выходов блока, второй выход; п той группы выходов которого соединен С выходом триггера, единичный вход которого соединен с выходим второго элемента И, третий выход п той группы выходов блока соединен с выходом третьего элемента И, группа выходов узла запуска  вл етс  первой группой выходов блока, Узел запуска содержит элемент И, элемент ИЛИ, триггер, переключатель, причем выход переключател  соединен с первым входом элемента И, второй вход которого  вл етс  первым входом узла, второй вход которого соединен с первым входом элемента ИЛИ, второй вход которого  вл етс  третьим входом узла, четвертый вход которого соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и  вл етс  первым.выходом группы выходов узла , второй выход первой группы выходов которого соединен с инверсным выходом триггера, с-третьим входом элемента И, выход которого соединен с единичным входом триггера, пр мой выход которого  вл етс  выходом узла ( 1ричем блок формировани  импульсов-считывани  содержит элемент задержки , элемент НЕ, элемент И, два генератора тактовых импульсов, два счетчика, два дешифратора, две группы элементов И, причем первый вход б/тока соединен с входом элемента задержки, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого  вл етс  вторым входом блока, выход элемента соединен с управл кедим входом первого генератора тактовых импульсов, вы ход которого соединен со счетным вхо дом первого счетчика, с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами первого дешифрато ра, входы которого соединены с выходами разр дов счетчика, выход переполнени  которого соединен с управл  ющим входом второго генератора такто вых импульсов, выход которого соединен со счетным входом второго счетчи ка , с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешифратора, входы которого соединены с выходами разр дов второго счетчика, вход сброса которого соединен с входом сброса первого сче чика и  вл етс  третьим входомблока выходы элементов И первой и второй групп  вл ютс  соответственно выхода ми первой и второй групп блока. Кроме того, блок определени  тест Jcoдepжит два элемента ИЛИ, элемент з держки, счетчик (п -t-l ) группу элементов И, Чгде п - число входных воздействий , дешифратор, регистр, формирователь импульсов, причем перва  группа входов блока соединена с входами первого элемента ИЛИ, с входами второго элемента ИЛИ, выход которого соединен с входом элемента задержки , с первыми входами элементов первой группы, вторые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента задержки соединен с входом сброса счетчика, выходы элементов И первой группы соединены с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй по (п+1)-ую, вторые входы которых  вл ютс  соответственно второй группой входов блока, выходы элемеитов И группы с второй no{h+1) -ую соединены соответственно с единичными входами регистра, нулевые входы которого соединены с выходом узла формировани  импульсов и  вл ютс  выходом блока, выходы регистра соединены соответственно с информационными входами уз ла формировани  импульсов, перва  и втора  группы выходов которого  вл ютс  соответственно первой и второй группами блока, треть  группа входов которого соединена соответственно с управл ющими входами узла формировани  импульсов. На фиг. 1 представлена структурна  схема предлагаемог;о устройства; на фиг. 2 - блок формировани  импульсов считывани ; на фиг. 3 - блок определени  теста; на фиг. k - формирователь импульсов;на фигi 5 - блок пам ти; на фиг, 6 - схема блока управлени  имитацией неисправностей; на фиг. 7 - узел запуска; на фиг. 8 схема блока управлени ; на фиг. 9 имитатор неисправностей .. Устройство содержит генератор 1 псевдослучайных последовательностей, задающий 2 генератор, блок 3 формирователей сигналов, выход 4 блока формировани  сигналов, вход 5 блока дискриминаторов, блок 6 дискриминаторов , первый вход 7 блока 8 сравнени , счетчик 9 блок 10 управлени , группа Т1 входов контактного блока, контактный блок 12, блок 13 усилителей, сменна  плата 1, эталонный узел 15, имитатор 16 неисправностей, блок 17 формировани  импульсов считывани , счетчик 18, блок 19 сравнени ,блок 20 управлени  имитацией неиспр авностей, блок 21 пам ти, блок 22 определени  теста, дешифратор 23 блок 2k индикации , группа 25 элементов И, регистр 26, группа 27 элементов И. Блок формировани  импульсов считывани  содержит элемент 28 задержки,элемент 29 НЕ, элемент НЕ 30, генератор 31 тактовых импульсов, счетчик 32, дешифратор 33 группа 3 элементов И, генератор 35 тактовых импульсов, счетчик 36, дешифратор 37 группа 38 элементов И. Блок определени  теста содержит элементы 39 0 ИЛИ, элемент задержки , счетчик k2, группа k3 элемен9 тов и, дешифратор k, группа 5 элементов И, регистр i(6,формирователь 4 импульсов. Формирователь импульсов содержит управл ющие узлы k8 формировани  импульсоЕ 5узлы 8 содержат элемент 9 И элемент 50 задержки, элемент 51 НЕ, элемент И,управл ющий вход 53 ин ( 1)опма1 ионный вход 5 первый 55, вто рой 56 выходы, группу 57 элементов ИЛ элемент в ИЛИ, элемент 59 задержки, регистр 60. Блок пам ти содержит узлы 61 пам  ти, входы б2--68 узлов пам ти, выходы узлов пам ти, выход 73 блока , злементьг Jh-jd И. Блоч управлени  имитацией неиспра ностей содержит первую группу 77 выходов , вторую группу 78 выходов, тре тью группу 79 выходов, четвертую rpy пу 80 выходов, п тую группу 81 выходов , узел 82 запуска, счетчик 83 переключатель 8f, элемент 85 ИЛИ, регистры 86-88, триггер 89j элемент 90 И, группу 91 элементов И, ре гистр 92. элемент 93 НЕ, элементы , 95 И. Узел запуска содержит элемент 9б триггер 97, элемент 8 ИЛИ, переключатель 99. . Блок управлени  содержит элемент 10(1 И, триггер 101, элемент 102 ИЛИ, генератор 103 импульсов,элемент 10 И выход 105 элемента 10, элемент 106 триггер 107, элемент 108, ИЛИ, элемент 109 И, элемент 1ТО ИЛИ, триггер 111, дешифратор 112, группа 113 элементов 11, элемент k И, переключатель 115-117, элемент 118 ИЛИ. Имитатор неисправностей содержит переключатель 119j дешифратор 120 триггеры 121,122, элемент 123 И, триггер 12А, элемент 125 И, элемент 126 И, элемент 127 НЕ, элемент 128, 129 И, триггер 130, элементы 13Ь 13. И, элемент 133 НЕ, мент 13 И, Генератор 1,псевдослучайной после довательности обеспечивает равномерное распределение чисел в течение данного цикла проверки. Количество выходов генератора 1 псевдослучайных чисел определ етс  максимальным коли чеством входов провер емого и эталонного блоков. Задающий генератор 2 обеспечивает синхронизацию работы генератора 1 и блока 3 формирователей. 25910 Блок 3 формирователей образует и подает на входы провер емого и эталонного блоков последовательность наборов потенциальных сигналов, обеспечива  при определении минимизированного провер ющего теста, всей совокупности возможных входных сигналов. Блок 6 дискриминаторов определ ет логическое значение сигнала на выходе. Блок 8 сравнени  служит дл  сравнени  в каждом такте теста выходных сигналов с блока 6, отражающих значение выходных сигналов провер емой схемы, с выходным значением эталонной схемы. Счетчик 9 служит дл  подсчета количества выработанных входных воздействий . Блок 10 управлени  служит дл  управлени  работой блоков устройств в различных режимах. Контактный блок 12 служит дл  подключени  входных сигналов провер емого и эталонного узлов, при определении минимизированного провер ющего теста. Блок 13 усилителей служит дл  усилени  сигналов, поступающих на эталонный узел 15, в режиме определени  теста. Эталонный узел 15  вл етс  идентич- - ным провер емому. Имитатор 16 неисправностей предназначен дл  имитации неисправностей в случае релейно-контактных схем типа обрыва и короткого замыкани  и в случае бесконтактных схем-неисправностей типа посто нный О или 1 на выходе .элемента о Блок 17 формировани  импульсов считывани  совместно с блоком 22 предназначен дл  определени  одного из минимизированных провер ющих тестов. С счетчика 18 поступает сигнал на вход элемента 28 задержки. Введение элемента задержки необходимо дл  анализа устройством неисправностей. Выходной сигнал с элемента задержки поступает на элемент И. На вход элемента 29 НЕ поступает сигнал с блока 27 пам ти, Свидетельствующий о том, что все узлы 61 пам ти блока 21 пам ти наход тс  в нулевом состо нии . Выходной сигнал с элемента 29 НЕ поступает на второй вход элемента 30 НЕ, выходным сигналом с которого запускаетс  первый генератор 31 тактовых импульсов. Импульсы с первого генератора 31 тактовых импульсов поступают на счетный вход счетчика 32, заполн   его. Выходные импульсы со счетчика 32 поступают на вход дешифратора 33. В соответствии с поступившей на вход кодовой комбинацией на выходе дешифратора 33 возбудитс  одна извыходных шин. Выходной сигнал с дешифратора 33 поступает на вход группы элементов 3 И. Количество элементов 3 И в группе определ етс  количеством выходов в дешифраторе 33. На второй вход группы З элементов И поступает сигнал с генератора 31 тактовых импульсов, обеспечива  синхронизацию выдачи сигналов импульсов, обеспечива  синх ронизацию выдачи сигналов с дешифратора 33. Выходные сигналы группы 3 элементов И  вл ютс  импульсами считывани , а также они  вл ютс  управл ющими входными сигналами дл  группы tS элементов И блока 22 определени  теста. Как только на выходе счет чика 32 импульсов по витс  последн   комбинаци , то этим сигналом запускаетс  второй генератор 35 тактовых импульсов. Частота его импульсов выбираетс  такой, чтобы в период следовани  между импульсами частоты генератора 31 опросить все разр ды регистра 46 блока 22 определени  теста . С выхода второго генератора 35 тактовых импульсов сигналы поступают на счетный вход счетчика Зб импульсов о Выходные сигналы со счетчика 36 поступают на дешифратор 37, выходные сигналы с которого поступают на входы группы 38 элементов И. На управл ющие входы этих элементов поступают и 4пyльcы с генератора 35 так товых импульсов, обеспечива  синхронизацию выдачи.результатов дешифратора 37. Выходные импульсы группы 38 элементов И поступают на формирователь Ц7 блока 22 определени  теста. Сброс счетчиков 32 и 36 осуществл ет с  ПО команде с формировател  kj бло ка 22. Останов счетчика 36 произойдет после сброса первого счетчика 32 Блок 17 прекратит свою работу после того, как блок 21 пам ти выдает сигнал на элемент 29 НЕ, о том что все узлы пам ти блока 21 наход тс  в нулевом состо нии (т.ео записана нулева  информаци ). Узел 82 блока 20 обеспечивает выдачу команды на запуск устройства режиме определени  теста, тем саым выдава  управл ющие команды на локи 10 и 2, а также выдает управл ющую команду на группу 2 элеентов И. Блок 21 пам ти предназначен дл  хранени  номеров входных воздействий , на которых про вл етс  заданна  неисправность. Объем блока 21 определ етс  максимальным количеством входнь1х воздействий провер емых узлов и количеством возможных неисравностей . Устройство работает следующим образом . В его работе предусмотрено два режима: первый режим - режим контрол , второй режим - режим определени  минимизированных тестов дл  комбинационных схем. При использовании устройства в первом режиме, входы провер емого блока и эталонного подключаютс  параллельно к блоку 3 формирователей входных сигналов. После ручного запуска блока 10 управлени  этот блок приводит в исходное состо ние все остальные блоки, а затем включает генераторы 1 и 2. Паследовательности сигналов, вырабатываемые этими генераторами, поступают на блок 3 формирователей входных сигналов , которые образуют и подают на входы провер емого и эталонного блоков последовательность наборов потенциальных сигналов. После установки на входах блоков набора потенциалов, соответствующих текущему такту теста, блок 10 увеличивает на единицу содержимое счетчика 9. Сигналы на выходах провер емого блока в каждом такте теста анализируютс  блоком 6 дискриминаторов, ко-, торые определ ют логическое значе-. ние сигнала на каждом выходе. Выходные сигналы блока 6 дешифраторов , отражающие значени  выходов провер емого блока, сравниваютс  в каждом такте теста блоком 8 сравнени  с выходными сигналами эталонного блока При обнаружении неравенства блок 8 выдает соответствующий сиг нал в блок 10 управлени , который включает генераторы 1 и 2, останавлива  тем самым тест, и сигнализиру  ( в блоке индикации )о неисправности провер емого блока. Аналогична  реакци  блока 10 имеет место по сигналу блока 6 при отклонении потенциала хот  бы на одном выходе провер емой схемы за пределы допусков дл  1 и О. В обоих случа х счетчик 9 фиксирует номер такта теста, в котором обнаружена неисправность провер емого блока. При работе устройства во втором режиме, т.е. при определении одного из минимизированных провер ющих тактов , по команде с блока 20 управлени  выдаетс  команда на приведение блоков устройства в исходное состо ние и проведение самопроверки устрой ства. После проведени  самопроверки блок 20 управлени  выдает команду поступающую в сметчик 18 и с него в блок 16 имитации неисправностей. Блок 16 выдает команду о введении первой неисправности в узел 15. С бл ка 18 сигнал одновременно поступает ив блок 21 о введении этой неиспра ности в узел 15. поступающий с блока 16 имитации в блок 20. Если эта н исправность не будет про вл тьс  хот  бы на одном из всех возможных входных наборов, то номер этой неисправности запоминаетс  в блоке 20 и выноситс  на индикацию в блок с блока 20. I По команде с блока 10 генераторы и . с помощью блока 3 формируют все возможные входные воздействи . Сигна лы с выхода блока 3 одновременно поступают на дешифраторов. С выхода дешифратора .3 импульсы поступают на вход группы 25 элементов И, подготавлива  их к открытию. При наличии команды с блока 20, котора  выдаетс  только во втором режиме и несовпадении выходной функции узла 15 и провер емого, входные последовательности поступают на блок 2 пам ти и регистр 26 С регистра 26 информаци  о номере входного воздействи , на которой фиксируетс  неисправность , поступает в блок 20, и эта же информаци  поступает на группу 27 элементов И. Выходна  информаци  группы 27 элементов И, соответствующа  эталонному значению выходной функ ции, поступает в блок 20. Блок 19 будет выдавать выходной сигнал только тогда, когда будет фиксироватьс  отличие выходной функции провер емого узла от выходной функции эталонного узла 15, с выхода блока 19 сигнал поступает в блок 20, фиксиру  факт наличи  неисправности, в блок 21, раз реша  запись единицы в  чейку пам ти ЭТОГО блока; на элементы 25 И, обеспечиваюи ие фиксацию номера входного набора, на котором обнаружена неисправность . Информаци  о номере этого входного набора с выхода элементов 25 И поступает в блок 20 управлени . После того как блок 3 вырабатывает все возможные входные- воздействи , с блока 10 в блок 20 поступает команда о введении новой- неисправности. Блок 20 выдает команду в счетчик 18, увеличива  его содержание на единицу и тем самым обеспечива  введение новой неисправности. Дальнейша  работа устройства будет аналогична. С введением последней неисправности, со счетчика 18 выдаетс  команда на формирователь 17 импульсов считывани . В блоке 21 пам ти в результате анализа неисправностей на всех возможных входных воздействи х образовалс  массив исходных данных дл  определени  теста. С поступлением запускающего импульса на блок 17, он начинает формировать импульсы считывани , которые поступают в блок 21 и 22. С блока 21 пам ти считываетс  информаци  о количестве неисправностей, определ емых на каждом входном наборе , эта информаци  в блоке 22 определени  теста суммируетс  и выдел етс  входное воздействие, определ ющее максимальное количество неисправностей „ Информаци  о номере входного воздействи , определ ющего максимальное количество неисправностей, поступает с блока 22 в блоки 20 и 21. Поступивша  информаци  обеспечивает обнуление  чеек пам ти в блоке 21, которые соответствуют входному воздействию , определ ющему максимальное количество неисправностей, и узлов 61 пам ти тех входных воздействий, неисправности которых уже,определены входным воздействием, содержащим максимальное количество единиц. После, этого блоком 22 совместно с блоком 17 определ етс  следующее входное воздействие , содержащее максимальное количество единиц, только уже на новом массиве данных блока 21. Этот процесс будет продолжатьс  до тех пор, пока весь массив пам ти блока 21 не станет нулевым, что послу«ит сигналом дл  прекращени  процесса определени  теста о Таким образом, в блоке 20 будут зафиксированы входные тестовые воздействи  провер ющего теста и эталонные значени  выходной функции. 10 Преимуществом предлагаемого устройства перед известными  вл етс  то, что оно позвол ет автсматически, без математического описани  провер емого узла, зна  только заданный класс неисправностей , шределить один из провер ющих тестов, близкий к минимальному , что позвопйт при его применении снизить расход ресурса провер емой аппаратуры а в св зи с этим экономическиё расходы. Разработанное устройство также может ешать и задачи 59 определени  эффективности случайных выбранных тестов, что делалось в известном устройстве, в этом случае в первый блок .1 пам ти записываютс  не входные воздействи , а номер анализируемого случайного теста. Предлагаемое устройство позвол ет автоматически проводить самопроверку устройства с целью определени  его технического состо ни  перед началом определени  провер ющего теста дл  за данной провер емой схемы.

От П

,™:

li

57

50

,5J 55

8

Я б Сброс f( 6 ff/7

te.

Ни 25

J -

От 8 От9

НйЮ

Claims (5)

1· УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, содержащее генератор псевдослучайных последовательностей, задающий генератор, блок формирователей сигналов, блок дискриминаторов, два блока сравнения, два счетчика, блок управления, блок управления имитацией неисправностей, контактный блок, блок усилителей, эталонный узел, имитатор неисправностей, блок индикации, причем первый выход блока управления соединен с входом задающего генератора, с управляющим входом ’генератора псевдослучайных последовательностей, второй выход блока управления соединен с управляющим входом блока формирователей сигналов, третий выход блока управления соединен с управляющим входом блока дискриминаторов, с управляющим входом первого блока сравнения, первый вход блока управления соединен с первым выходом блока дискриминаторов, второй вход блока управления соединен с выходом первого блока сравнения, первый и второй входы которого соединены соответственно с выходом эталонного блока и вторым выходом блока дискриминаторов, информационный вход которого соединен с выходом проверяемого блока, выход задающего генератора соединен с тактовым входом блока формирователей сигналов, с вторым входом генератора псевдослучайных последовательностей, группа выходов которого соединена с группой информационных входов блока формирователей сигналов, группа выходов которого соединена с группой входов проверяемого и эталонного блоков, группа выходов первого счетчика соединена с первой группой входов блока управления, первая группа выходов которого соединена с группой входов первого счетчика, выход которого соединен с первым входом блока индикации, первая о группа входов которого соединена с первой группой входов блока управления имитацией неисправностей, первая группа выходов которого соединена с второй группой входов блока управления, вторая группа входов блока управления имитацией неисправностей соединена с первой группой выходов имитатора неисправностей, вторая группа выходов которого соединена с группой входов эталонного узла, группа выходов которого соединена соответственно с первой группой входов второго блока сравнения, вторая группа входов которого соединена соответственно с первой группой входов имитатора неисправностей, с группой выходов блока усилителей, группа входов которого соединена с группой выходов контактного блока, группа входов которого соединена с группой Выходов проверяемого узла, первый выход блока управления имитацией неисправностей соединен с входом второго счетчика, группа выходов которого соединена соSU ж. 1037259 ответственно с второй группой входов имитатора неисправностей, вторая труп па выходов блока управления имитацией неисправностей соединена с второй группой входов блока индикации, третья группа входов которого соединена - с третьей группой выходов блока управления имитацией неисправностей, четвертая группа выходов которого соединена с четвертой группой входов блока индикации, пятая группа входов которого соединена с пятой группой выходов блока управления имитацией неисправностей, отличающееся тем, что, с целью расширения функциональных возможностей путем определения минимизированного проверяющего теста, в устройство введены блок фор мирования импульсов считывания, блок памяти, две группы элементов И, блок определения теста, дешифратор, причем группа входов дешифратора соеди- , йена с группой выходов блока формирователей сигналов, выходы дешифратора соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены с вторым выходом блока управления имитацией неисправностей, первый вход которого соединендС выходом второго блока сравнения, с третьими входами элементов И первой группы, с управляющим входом блока памяти, первая ’группа информационных Входов которого соединена с группой выходов второго счетчика, выход которого соединен с первым входом блока формирования импульсов считывания, второй вход которого соединен с выходом блока памяти, с вторым входом блока управления имитацией неисправностей, третья группа входов которого соединена соответственно с первой группой выходов блока определения теста, вторая группа выходов которого соединена с второй группой информационных входов блока памяти, группа выходов которого соединена с первой группой входов блока определения теста, вторая группа входов которого соединена с первой груп.пой выходов блока формирования импульсов считывания, с группой управляющих входов блока памяти, вторая группа информационных входов которого соединена соответственно с выходами элементов И первой группы, соответственно с информационными входами регистра, управляющие входы которого соединены с третьим выходом блока управления имитацией неисправностей, четвер тая группа входов которого соединена соответственно с выходами регистра, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с группой выходов эталонного узла, выходы элементов И второй группы соединены соответственно с пятой группой входов блока управления имитацией неисправностей, выход блока определения теста соединен с третьим входом блока формирования импульсов считывания, вторая группа выходов которого соединена с третьей группой входов блока определения теста.

2. Устройство по п. ^отличающееся тем, что блок управления имитацией неисправностей содержит узел запуска, счетчик, переключатель, элемент ИЛИ, четыре регистра, триггер, три элемента И, группу элементов И, элемент НЕ, причем первый вход первой группы входов блока соединен с первым входом узла запуска, второй вход которого соединен с выходом первого элемента И и является первым выходом пятой группы выходдв блока, второй вход первой группы входов которого соединен со счетным входом счетчика, установочный вход которого соединен с выходом пере· ключателя, с третьим входом узла запуска 4 с нулевыми входами первого, второго, третьего и четвертого регистров, с нулевым входом триггера и явля. ется третьим выходом блока, первый вход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ и является первым выходом блока, второй выход которого со единен с выходом узла запуска, с вторыми входами элементов И группы, третьи входы которых являются соответственно второй группой входов блока, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом пере полнения счетчика, с четвертым входом узла запуска, с первым входом третьего элемента'И, группа входов которого соединена соответственно с инверсивными выходами первого регистра, единичные входы которого соединены соответственно с выходами элементов И группы, третья группа входов блока соединена соответственно с единичными входами второго регистра, выходы которого являются четвертой группой выходов блока, четвертая и пятая группы входов которого соединены соответственно с единичными входами третьего, и четвертого регистров, выходы которых являются соответственно второй и третьей группами выходов блока, второй выход пятой группы выходов которого соединен с выходом триггера, единичный вход которого соединен с выходом второго элемента И,третий выход * пятой группы выходов блока соединен с выходом третьего элемента И, группа выходов узла.Запуска является первой группой выходов блока.

3. Устройство по пп.1 и 2, о т л ичающееся тем, что узел запуска содержит элемент И, элемент ИЛИ, триггер, переключатель, причем выход переключателя соединен с первым входом элемента И, второй вход которого является первым входом узла, второй вход которого соединен с первым входом элемента ИЛИ, второй вход которого является третьим входом узла, четвертый вход.которого соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и является первым выходом группы выходов узла, второй выход первой группы выходов которого соединен с инверсным выходом триггера, с третьим входом элемента И, выход которого соединен с единичным входом триггера, прямой выход которого является выходом узла.

4. Устройство по п. ^отличающееся тем, что блок формирования импульсов считывания содержит элемент.задержки, элемент НЕ, элемент И, два генератора тактовых импульсов, два счетчика, два дешифратора, две группы элементов И, причем первый вход блока соединен с входом элемента задержки, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого является вторым входом блока, выход элемента И соединен с управляющим входом первого генератора тактовых импульсов, выход которого соединен со счетным входом первого сметчика, с первыми входами элементов И первой группы, вторые входы которых соединены соот ветственно с выходами первого дешифратора, входы которого соединены cj выходами разрядов счетчика, выход’ переполнения которого соединен с управляющим входом второго генератора тактовых импульсов, выход которого соединен со счетным входом второго счетчика, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешифратора, входы которого соединены с выходами разрядов второго счетчика, вход сброса которого соединен с входом сброса первого счетчика и является третьим входом блока, выходы элементов И первой и второй групп является соответ- . ственно выходами первой и второй -групп блока.

5. Устройство по п.-1, отличающееся тем, что блок определения теста содержит два элемента ИЛИ, элемент задержки, счетчик,(п+1) группу элементов И (где η - число входных воздействий ), дешифратору регистр, формирователь импульсов, причем первая группа входов блока соединена с входом первого элемента ИЛИ, с входами второго элемента ИЛИ, выход которого соединен с входом элемента задержки, с первыми входами элементов И первой группы, вторые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента задержки соединен с входом сброса счетчика, выходы элементов И первой :группы соединены с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй по(п+1|-ую, вторые входы которых являются соответственно второй группой входов блока, выходы элементов И группы с второй по(п+1)-ую соединены соответственно с единичными входами регистра, нулевые входы которого соединены с выходом узла формирования импульсов и являются выходом блока, выходы регистра соединены соответственно с информационными входами узла формирования импульсов, первая и вторая группы выходов которого являются соответственно первой и второй группами блока, третья группа входов которого соединена соответственно с управляющими входами узла формирования импульсов.

1 1037259 2