SU1111171A1 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее блок ввода ,, первый регистр, второй регистр, коммутатор, блок сравнени , блок управлени , блок индикации, блок формировани  временных задержек, причем перва  группа выходов блока ввода соединена с первой группой входов блока управлени , с группой информационных входов первого регистра, с первой группой информационных входов коммутатора, с группой информационных входов блока формировани  временных задержек, выход которого соединен с первым информационным входом второго регистра, второй информационный вход которого соединен с выходом блока сравнени , перва  группа информационных входов которого соединена с группой выводов провер емого узла, группа входов которого соединена с группой выходов коммутатора, группа управл ющих входов которого соединена с первой группой выходов блока управлени , втора  группа выходов которого соединена с группой управл ющих входов первого регистра, группа выходов которого соединена с второй группой информационных входов коммутатора , треть  группа выходов блока 5 управлени  соединена с группой управл ющих входов блока формировани  временных задержек, первый выход блока управлени  соединен с первым управл ющим входом второго регистра, второй выход блока управлени  соединен с управл ющим входом блока индикации втора  группа выходов блока ввода соединена с второй группой входов блока управлени , отличающеес  тем, что, с целью повышени  достоверности контролй, в устройство введен блок анализа неисправностей , причем группа входов блока индикации соединена с группой выi ходов блока анализа вида неисправностей , группа информационных входов (Л которого,соединена с группой выходов с второго регистра, с третьей группой входов блока управлени , выход блока сравнени  соединен с управл ющим входом блока анализа вида неисправностей , группа выходов первого регистра соединена с второй группой входов блока сравнени , четверта  .группа выходов блока управлени  соединена с группой управл ющих входов блока ввода, третий выход блока управлени  соединен с вторым управл ющим входом блока формировани  временных задержек, с управл ющим входом коммутатора, причем блок управлени  содержит два переключател ,, регистр, счетчик, элемент ИЛИ, двА дешифратора , триггер, элемент И, три селектора; , причем перва  группа входов блока управлени  соединена с группой информационных входов регистра, первый вход второй группы входов блока соединен с первым входом элемента И, второй вход которого соединен с пер

Description

вым выходом первого дешифратора, выход элемента И соединен с управл ющим входом регистра, группа выходов которого соединена с группой входов второго дешифратора, первый, второй и третий выходы которого соединены с управл ющими входами соответственно первого, второго и третьего селекторов , второй вход второй группы ВХОдов блока соединен со счетным входом счетчика, выходы которого соединены соответственно с входами второго дешифратора , выходы которого со второго по (п-1)-й соединены соответственно с информационными входами первого, второго и третьего селекторов, шина нулевого потенциала блока соединена с входами первого и второго переключателей , выход первого переключател  соединен с единичным входом триггера, выход второго переключател  соединен с нулевым входом триггера и  вл етс  первым выходом блока, п-й выход второго дешифратора соединен с входом сброса счетчика, треть  группа входов блока соединена с группой входов элемента ИЛИ, выход которого соединен

171

с входом сброса триггера и  вл етс  вторым выходом блока, третий выход блока соединен с четвертым выходом первого дешифратора, группы выходов первого, второго и третьего селекторов  вл ютс  соответственно первой, второй и третьей группами выходов блока, пр мой и инверсный выходы триггера  вл ютс  соответственно первым и вторьм вь1ходами четвертой группы выходов блока.

2. Устройство по п. 1, о т л ичающеес  тем, что блок анализа вида неисправностей содержит тактовый генератор, группу элементов И, группу элементов ИЛИ, причем выход тактового генератора соединен с первыми входами элементов И группы,вторые входы которых соединены соответственно с группой информационных вхо дов блока, выходы элементов И группы соединены соответственно с первыми входами элементов ИЛИ группы, вторые входы которых соединены с управл ющим входом блока, выходы элементов ИЛИ группы  вл ютс  группой выходов блока.

Изобретение относитс  к вычислительной технике и может быть использовано в системах контрол  и диагностики типовых элементов замены радиоэлектронной аппаратуры.5

Известно устройство дл  кбнтрол  цифровых узлов, содержащее блок ввода блок пам ти, коммутатор, блок сравнени , блок индикации, блок управлени , дешифратор режимов СП

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  тестового контрол  логических блоков, содержащее блок ввода, регистр, коммутатор, схему сравнени , tS блок управлени , блок индикации и блок формировани  временных задержек, причем выход блока ввода соединен с первыми входами регистра, коммутатора блока управлени  и блока формировани  20 временных задержек, вторые входы регистра , коммутатора и блока формировани  временных задержек соединены соответственно с первым, вторым и

третьим выходами блока управлени , вход испытуемого блока соединен с выходом коммутатора, третий вход -которого соединен с первым выходом регистра , второй выход которого соединен с первым входом схемы сравнени , а выход блока формировани  временных задержек соединен с первым входом регистра контролируемых параметров, второй вход котррого соединен с четвертым выходом блока управлени , п тый и шестой выходы которого соединены соответственно с первым входом блока индикации и входом блока ввода C2I.

Однако это устройство обеспечивает Недостаточное качество диагностировани , заключающеес  в отсутствии возможности разделени  информации об ошибках, обусловленных динамическими и статическими характеристиками испытуемого узла.

Целью изобретени   вл етс  повышение Достоверности контрол . 31 Поставленна  цель достигаетс  тем, что в устройство дл  контрол  цифровых узлов, содержащее блок ввода , первый регистр, второй регистр, коммутатор, блок сравнени , блок управлени , блок индикации, блок форми ровани  временных задержек, причем перва  группа выходов блока ввода соединена с первой группой входов блока управлени , с группой информа ционных входов первого регистра, с первой группой информационных входов коммутатора, с группой  нформационных входов блока формировани  временных задержек, выход которого соединен с первым информационным вхо дом второго регистра, второй информа ционный вход которого соединен с выходом блока сравнени , перва  группа информационньпс входов которого соеди нена с группой выводов провер емого узла, группа входов которого соедине на с группой выхода коммутатора, . группа управл ющих входов которого соединена с первой группой выходов блока управлени , втора  группа выводов которого соединена с группой управл ющих входов первого регистра, группа выходов которого соединена с второй группой информационных входов коммутатора, треть  группа выходов блока управлени  соединена с группой управл ющих входов блока формировани временных задержек, первый выход бло ка управлени  соединен с первым управл ющим входом второго регистра, второй выход блока управлени  соедин с управл ющим входом блока индикации втора  группа выходов блока ввода соединена с второй группой входов блока управлени , введен блок анализ вида неисправностей, причем группа входов блока индикации соединена с группой выходоэ блока анализа вида неисправностей, группа информационны входов которого соединена с группой выходов второго регистра, с третьей группой входов блока управлени , выход блока сравнени  соединен с управ л ющим входом блока анализа вида неисправностей, группа выходов первого регистра соединена с второй группой входов блока сравнени , четверта  группа выходов блока управлени  соединена с группой управл ющих входов блока ввода, третий выход блока управлени  соединен с вторым управл ющим входом блока формировани  временных задержек, с управл ющи 14 входом коммутатора, причем блок управлени  содержит два переключател , регистр, счетчик, элемент 11ЛИ, два дешифратора, триггер, элемент И, три селектора,причем перва  группа входов блока управлени  соединена с группой информационных входов регистра , первьй вход;второй группы входов блока соединен с первым входом элемента И, второй вход которого соединен с первым выходом первого, дешифра тора, выход элемента И соединен с управл ющим входом регистра, группа выходов которого соединена с группой входов второго дешифратора, первый, второй и третий выходы которого соединены с управл ющими входами соответственно первого, второго и . третьего селекторов, второй вход второй группы входов блока соединен со счетным входом счетчика, выходы которого соединены соответственно с входа ми второго дешифратора, выходе 1 которо. го со второго по (п-1)-й соединены соответственно с Ш1формационными входами первого, второго и третьего селекторов , шина нулевого потенциала блока соединена iC входами первого и второго переключателей, выход первого переключател  соединен с единичным входом триггера, выход второго переключател  соединен с нулевым входом триггера и  вл етс  первым выходом блока, П-й выход второго дешифратора соединен с входом сброса счетчика, треть  группа входов блока соединена с группой входов элемента ИЛИ, выход которого соединен с входом сброса триггера и  вл етс  вторым выходом блока, третий выход блока соединен с четвертым выходом первого дешифратора, группы выходов первого, второго и третьего селекторов  вл ютс  соответственно первой, второй и третьей группами выходов блока, пр мой и инверсный выходы триггера  вл ютс  соответственно первым и вторым выходами четвертой группы выходов блока. Кроме того, блок анализа вида неисправностей содержит тактовый генератор , группу элементов И, группу элементов ИЛИ, йричем выход тактового генератора соеданен с первыми входами элементов И группы, вторые входы которых соединены соответственно с группой информационных входов блока, выходы элементов И группы соединены соответетвенно с первыми входами элементов ИЛИ группы, вторые входы которых соединены с управл ющим входом блока, выходы элементов ИЛИ группы  вл ютс  группой выходов блока. На фиг.1 представлена блок-схема устройства; на фиг.2 - схема блока анализа вида неисправности; на фиг.З схема блока управлени ; .на фиг.4 схема коммутатора; на .5 - схема блока формировани  временных задержек . Устройство содержит блок 1 ввода, первый регистр 2, коммутатор 3 блок 4 сравнени , провер ешь узел 5, блок б управлени  блок 7 индикации второй регистр 8, блок 9 формировани временных задержек блок 10 анализа .вида неисправности. Блок 10 анализа вида неисправност содержит генератор 11, группу 12 а е ментов И, группу 13 элементов ШШ. Блок 6 управлени  содержит регист 14, счетчик 15, элемент 16 ИШ, пер|вый дешифратор 17, второй дешифратор 18, триггер 19, селекторы 20 - 22, переключатели 23 и 24, элемент 25 И, первый 26, второй 27, третий 28 и четвертый 29 вшсоды первого дешифратора . Коммутатор 3 содержит регистры 30 32, группу 33 элементов И, группу 34 переключателей. Блок 9 фр$ шровани  временных задержек содержит элемент 35 задержки, регистр 36, элемент 37 задержки, регистр 38, мультиплексоры 39 и 40 Блок 1 ввода предназначен дл  введени  программ и команд управлени , обеспечивающих требуеьаю статические и динамические режимы контрол , Первый регистр 2 предназначен дл  хранени  тестовой информации и В14дачи ее в дискретной форме на вход коммутатора 3 и блока 4 сравнени . Коммутатор 3 предназначен дл  преобразовани  информации, поступающей с регистра 2 в аналоговую форму, и осуществл ет подачу стимулирующих сигналов на входы провер емого узла. Блок 4 сравнени  предназначен дл  параллельного сравнени  информации , поступающей на вход устройства с выводов испытуемого блока 5, с информацией регистра 2. Блок 6 управлени  вырабатывает управл ющие сигналы и синхронизирует работу всего устройства в зависимости от программы контрол    сигналов. поступающих с выхода регистра 8 контролируемых параметров. Блок 7 индикации предназначен дл  индикации результатов контрол . Второй регистр 8 предназначен дл  фиксации мгновенного значени  информации на выходах блока 4 сравнени  в момент прихода сигнала записи из блока 9 фо{шировани  временных задержек . Блок 9 формировани  временных задержек формирует сигналы записи инфсфмации в регистр 8 в соответствии с арененной задержкой относительно момента подачи стимулирующих сигналов . Блок 10 анализа вида неисправности предназначен дл  разделени  индикации ошибок, обусловленных динамическими характеристиками испытуемого блока, и ошибок статического функционировани . Устройство работает следующим образом. Программа контрол  и команды управлени  считываютс  блоком 1 ввода и носител  информации. Программа проверки разделена на подпрограммы, которые содержат информацию , заданщую входы и выходы испытуемого блока 5, уровни стимулирующих сигналов и ожидаемые уровни ответной реакции по каждому контролируемому контакту, а также временные параметры дл  контрол  динамических характеристик. В результате обработки подпрограммы в каждом разр де регистра 2 устанавливаютс  нулевые или единичные значени  требуемых или ожидаемых сигналов. Эта информаци  передаетс  в блок 4 сравнени  и коммутатор 3. По программе коммутатор 3 создает цепи передачи сигналов, формирует уровни стимулирующих сигналов и осуществл ет по команде из блока 6 вьщачу их на входы провер емого узла 5. Одновременно с командой выдачи стимулир ощих сигналов в блоке 9 начинаетс  формирование заданной задержки сигнала записи информации в регистр 8 контролируемых параметров. В блоке 4 происходит сравнение информации, поступающей на вход устройства с выводов испытуемого блока, с информацией регистра 2, и в момент поступлени  сигнала записи на вход регистра 8 контролируемых параметров в нем фиксируютс  мгновенные значени  результатов сравнени  на выходах схемы 4 сравнени . Состо ние регистра 8 анализируетс  блоком управлени ,.и при обнаружении канала, дакнцего несовпадение, процесс контрол  останавливаетс . При остановке, если в провер емом узл 5 произошел отказ статического характера, на выходе блока 4 сравнени  посто нно присутствует сигнал о несовпадении, который через один из элементов 13 ИЛИ блока 10 анализа вида неисправности включает соответствукйций индикатор блока 7 индикации Индикатор горит ровным светом. Если обнаружен отказ, обусловленный только динамическими характеристиками испытуемого блока, то на выходе схемы сравнени  сигнал о несовпадении через некоторое врем  исчез7V

/V

7V

(Риг,1 11

VV

10

EL

л/ 8 нет и останетс  лишьзафиксированным во втором регистре 8. Выход регистра 8 через элемент 12 И блока анализа вида неисправности, стробируемого генератором 11, и элемент 13 ИЛИ включает соответствующий индикатор. . В этом случае индикатор горит прерывистым светом с частотой мигани , равной частоте генератора 11, котора  поддерживаетс  достаточно низкой дл  возможности визуального наблюдени  миганий (0,5-2 Гц). Таким образом, устройство дает дополнительную информацию о характере отказа, котора  используетс  дл  правильного выбора способа дальнейшего поиска и локализации неисправности , что повышает достоверность контрол .

От Ьхемы сравнени 

От регистра

контролируемых

параметров

фиг. 2

;j

Кдшу иноикации

МЛН

Ш D2

R6 30

Н

м

RB

D2

31

Ш С2

1 i

, ii

32

И

Ompezucmpo

ФигЛ

f f

3tf

фиг.В

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее блок ввода, первый регистр, второй регистр, коммутатор, блок сравнения, блок управления, блок индикации, блок формирования временных задержек, причем первая группа выходов блока ввода соединена с первой группой входов блока управления, с группой информационных входов первого регистра, с первой группой информационных входов коммутатора, с группой информационных входов блока формирования временных задержек, выход которого соединен с первым информационным входом второго регистра, второй информационный вход которого соединен с выходом блока сравнения, первая группа информационных входов которого соединена с группой выводов проверяемого узла, группа входов которого соединена с группой выходов коммутатора, группа управляющих входов которого соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой управляющих входов первого регистра, группа выходов которого соединена с второй группой информационных входов коммутатора, третья группа выходов блока управления соединена с группой управляющих входов блока формирования временных задержек, первый выход блока управления соединен с первым управляющим входом второго регистра, второй выход блока управления соединен с управляющим входом блока индикации> вторая группа выходов блока ввода соединена с второй группой входов блока управления, отличающееся тем, что, с целью повышения достоверности контролй, в устройство введен блок анализа неисправностей, причем группа входов бло‘ка индикации соединена с группой выходов блока анализа вида неисправностей, группа информационных входов которого.соединена с группой выходов второго регистра, с третьей группой входов блока управления, выход блока сравнения соединен с управляющим входом блока анализа вида неисправностей, группа выходов первого регистра соединена с второй группой входов блока сравнения, четвертая группа выходов блока управления соединена с группой управляющих входов блока ввода, третий выход блока управления соединен с вторым управляющим входом блока формирования временных задержек, с управляющим входом коммутатора, причем блок управления содержит два переключателя,· регистр, счетчик, элемент ИЛИ, два дешифратора, триггер, элемент И, три селектора; причем первая группа входов блока управления соединена с группой информационных входов регистра, первый вход второй группы входов блока соединен с первым входом элемента И, второй вход которого соединен с пер вым выходом первого дешифратора, выход элемента И соединен с управляющим входом регистра, группа выходов которого соединена с группой входов второго дешифратора, первый, второй и третий выходы которого соединены с управляющими входами соответственно первого, второго и третьего селек торов, второй ВХОД второй Группы BXO-. дов блока соединен со счетным входом счетчика, выходы которого соединены соответственно с входами второго дешифратора, выходы которого со второго по (п-1)-й соединены соответственно с информационными входами первого, второго и третьего селекторов, шина нулевого потенциала блока соединена с входами первого и второго переключателей, выход первого переключателя соединен с единичным входом триггера, выход второго переключателя соединен с нулевым входом триггера и является первым выходом блока, n-й выход второго дешифратора соединен с входом сброса счетчика, третья группа входов блока соединена с группой входов элемента ИЛИ, выход которого соединен с входом сброса триггера и является вторым выходом блока, третий выход блока соединен с четвертым выходом первого дешифратора, группы выходов первого, второго и третьего селекторов являются соответственно первой, второй и третьей группами выходов блока, прямой и инверсный выходы триггера являются соответственно первым и вторым выходами четвертой группы выходов блока.

2. Устройство по п. 1, отличающееся тем, что блок анализа вида неисправностей содержит тактовый генератор, группу элементов И, группу элементов ИЛИ, причем выход тактового генератора соединен с первыми входами элементов И группы,вторые входы которых соединены соответственно с группой информационных вхо'дов блока, выходы элементов И группы соединены соответственно с первыми входами элементов ИЛИ группы, вторые входы которых соединены с управляющим входом блока, выходы элементов ИЛИ группы являются группой выходов блока.