SU1086433A1 - Устройство дл тестового контрол цифровых блоков - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЬК БЛОКОВ, содержащее коммутатор, блок пам ти, регистр тестов , регистр управлени  коммутатором, первый блок индикации и блок управлени , который содержит триггер, генератор тактовых импульсов, счетчик адресов и первый элемент И, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединен с входом счетчика адресов, вход Пуск устройства соединен с единичным входом триггера, единичньй выход которого соединен с вторым входом первого элемента И, выходы счетчика адресов соединены с адресными входами блока пам ти, информационные выходы которого соединены с информационными входами регистра тестов и регистра управлени  коммутатором, информационные выходы регистра управлени  коммутатором соединены с группой управл ющих входов коммутатора, группа единичных выходов регистра тестов соединена с первой группой информадионных входов коммутатора, втора  группа информационных входов коммутатора  вл етс  группой входов устройства, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введен элемент ИЛИ, второй блок индикации, п-канальный блок анализа (где п- число контактов контролируемого блока), a в блок управлени  введен элемент задержки, второй, третий и четвертый элементы И и элемент НЕ, причем выход первого элег мента И через элемент задержки соедиСП нен с первыми входами второго и третьего элементов И, выходы которых соединены с входами записи соответственно регистра тестов и регистра управлени  .коммутатором, информационные выходы счетчика адресов соединены с входами четвертого элемента И, выход которого соединен с вторым входом 00 О) третьего элемента И и через элемент НЕ соединен с вторым входом второго эле4 оо оо мента И, каждый канал блока анализа содержит первый, второй и третий элементы равнозначности, причем каждый вьосод коммутатора соединен с первыми входами первого и второго элементов равнозначности соответствующего канала блока анализа, выходы первого и второго элементов равнозначности каждого канала блока анализа соединены с входами третьего элемента равнозначности и с соответствующими входами первого блока индикации, выход которого соединен с первым входом установки нул  триггера блока управлени ,

Description

каждый единичный и нулевой выходы группы выходов регистра тестов соединены соответственно с вторыми входами первого и второго элементов равнозначности соответствующего канала блока анализа, выход третьего элемента равнозначности каждого канала

блока анализа соединен с соответствующим входом второго блока индикации и с соответствующим входом элемента ИЛИ, выход которого соединен с вторым входом установки нуй  триггера блока управлени .

Изобретение относитс  к электронной контрольно-измерительной технике в частности к средствам контрол  функционировани  и диагностики неисп равностей цифровых узлов вычислитель ной техники и автоматики в процессе их производства, нападки и технического обслуживани . Известно устройство дл  контрол  цифровых узлов, содержащее блок пам  ти, блок коммутации, блок сравнени  и блок индикации. Контроль цифровых узлов осуществл етс  при помощи тестов , представл ющих собой совокупйость сигналов, подаваемых на входы провер емого узла, и эталонных сигна лов дл  сравнени  с ответной реакцией контролируемого цифрового узла{ 1% Это устройство не обладает достаточной достоверностью результатов контрол , так как в случае отказов в самом устройстве контрол  возможна ошибочна  индикаци  отказов контроли руемого узла. Известно тавже устройство дл  кон трол  цифровых узлов, содержащее бло ввода, регистр задани , блок сравнени , блок управлени , блок индикации регистр маски с парафазными выходами и коммутатор 23 Такое устройство обеспечивает самоконтроль , однако он цроизводитс  только в промежутках меаду циклами контрол , а в процессе контрол  возможные отказы в работе блока сравнени  и других блоков устройства обусловливают ошибочные результаты контрол  цифровых узлов. Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту  вл етс  устройство дл  тестового контрол  цифровых узлов электронных вычислительных машин, со держащее блок пам ти, св занньй с ним своими входами блок записи, регистр тестов, блок индикации отказов контролируемого узла, расположенный на ; входе устройства коммутатор, регистр управлени  коммутатором, соединенный парафазными выходами с управл ющими входами коммутатора, информационные входы которого св заны с выходами регистра тестов, подключенными также к регистру .управлени  коммутатором. Входы регистра Тестов поразр дно соединены с выходами блока записи Сз J. Однако такое устройство не позвол ет получать результаты контрол  с необходимой достоверностью, так как из-за отсутстви  самоконтрол  устройства при отказах блока сравнени  или регистра тестов будет иметь место ложное срабатывание устройства.в процессе контрол  цифрового узла, которое невозможно зафиксировать дл  ; предотвращени  выдачи устройством контрол  ошибочных диагнозов. Целью изобретени   вл етс  повышение достоверности результатов контрол  цифровых.узлов. Поставленна  цель достигаетс  тем, что в устройство дл  тестового контрол  цифровых блоков, содержащее коммутатор, блок пам ти, регистр тестов , регистр управлени  коммутатором , первый блок индикации и блок управлени , который содержит триггер, генератор тактовых импульсов, счетчик адресов и первый элемент И, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединен со счетным входом счетчика адресов, вход Пуск устройства /соединен с единичным входом триггера, единичный выход которого соединен с вторым вхо3Ю дом первого элемента И, выходы счетчика адресов соединены с адресными входами блока пам ти, информационные выходы которого соединены с информационными входами регистра тестов и регистра управлени  коммутатором, . информационные выходы регистра управлени  коммутатором соединены с группой управл ющих входов коммутатора, группа единичных выходов регистра тестов соединена с первой группой информационных входов коммутатора, втора  группа информационных входов коммутатора  вл етс  группой входов устройства , введены элемент ИЛИ, второй блок индикации, п-канальный блок анализа (где п- число контактов контролируемого блока), а в блок управ- лени  введены элемент задержки, второй , третий и четвертый элементы И и элемент НЕ, причем выход первого элемента И через элемент задержки соединен с первыми входами второго и третьего элементов И, выходы которых соединены с входами записи соответственно регистра тестов и регистра управлени  коммутатором, информационные выходы счетчика адресов соединены с входами четвертого элемента И, выход которого соединен с вторым входом третьего элемента И и через элемент НЕ соединен с вторым входом второго эле мента И, каждый канал блока анализа содержит первый, второй и третий элементы равнозначности, причем каждый выход коммутатора соединен с первыми входами первого и втброго элементов равнозначности соответствующего канала блока анализа выходы первого и второго элементов равнозначности каж дого канала блока анализа соединены с входами третьего элемента равнознач ности и с соответствующими входами первого блока индикации, выход которого соединен с первым входом установки нул  триггера блока управлени  каждьй единичный и нулевой выходы группы выходов регистра тестов соеди нены соответственно с вторыми входами первого и второго элементов равно . значности соответствующего канала блока анализа, выход третьего элемента равнозначности каждого канала блока анализа соединен с соответству ющим входом второго блока индикации и с соответствующим входом элемента ИЛИ, выход которого соединен с вторым входом установки нул  триггера блока управлени . З Предлагаемое устройство обеспечивает самоконтроль в процессе контрол  цифровых узлов благодар  введению и св з м п -канального блока анализа , который производит сравнение сигналов ответной реакции контролируемого узла и одновременно вы вл ет отказы регистра тестов, а также собственные отказы. Введение индикатора отказов контролируемого узла и элемента ИЛИ, св занных с блоком анализа , позвол ет оперативно фиксировать по вление отказа устройства контрол  и своевременно цредотвращать возможность вьщачи устройством контрол  ошибочных диагнозов. На фиг.1 представлена функциональна  схема предлагаемого устройства; на фиг.2 - функциональна  схема блока управлени i на фиг.З - функциональна  схема коммутатора; на фиг.4 функциональна  схема блока индикации (отказов контролируемого узла). Устройство дл  тестового контрол  цифровых узлов рключает в себ  блок 1 пам ти, блок 2 управлени , регистр 3 тестов, подключенный к контролируемоНУ цифровому узлу 4 коммутатор 5, регистр 6 управлени  коммутатором 5, г -канапьный блок 7 анализа (где п разр дность регистра 3 тестов), включающий логические элементы 8, 9 и 10 РАВНОЗНАЧНОСТЬ блок 11 индикации отказов контролируемого узла 4, второй блок 12 индикации отказов устройства контрол  и логический элемент 13 ИЛИ. Блок 1 пам ти, регистры 3 и 6 и 12 вьшолиены известным обиндикатор разом. Блок 2 содержит R5-триггер 14, генератор 15 тактовых импульсов, двоичный счетчик 16 адресов,-элемент И 17, логические элементы 18, 19 и 20 И, логический элемент 21 НЕ и элемент 22 задержки. Коммутатор 5 состоит из п управл емых ключей 23. Блок 11 индикации отказов контролируемого узла включает в себ  по числу разр дов регистра 3 тестов логические элементы 24 НЕ, логические элементы 25 И, элементы 26 индикации, а также логический элемент 27 ИЛИ, расположенный на входе блока 11. Выход последнего соединен с первым входом установки в ноль триггера 14 со вторым входом установки в ноль которого св зан также выход элемента 13 ИЛИ. К входу установки триггера 14 подключен вход Пуск устройства . Пр мой выход триггера 14 соединен с первым входом элемента 18 И, второй вход которого св зан с генератором 15 тактовых импульсов, а выход подключен к счетному входу счетчика 16 адресов и через элемент 22 задержки - к первым входам элементов 19 и 20 И. Выходы счетчика 16  вл ютс  адресными выходами блока 2 и подключены к адресным входам блока 1 пам ти, а также входам.элемента И 17, выход которого соединен с вторым входом элемента 20И и через эл1емент 24 НЕ с вторым входом элемента 19 И. Выходы элементов 19 и 20 И  вл ютс  соответственно вторым и третьим выходом блока 2 и св заны соответственно с входа ми записи регистров 3 и 6, а информационные входы последних подключены к выходам блока 1 пам ти. Регистр 3 тес тов имеет п парафазных выходов, из которых пр мые выходы св заны с входами соответствующих ключей 23 коммутатора 5, управл ющие входы которых подсоединены к выходам регистра 6. Парафазные вьгходы регистра 3 тестов подключены поразр дно к входам соот ветствующих каналов блока 7 анализа так, что упом нутые пр мые выходы каждого разр да св заны с первыми входами элемента 8 РАВНОЗНАЧНОСТЬ, а инвертирующие - с первыми входами элемента 9 РАВНОЗНАЧНОСТЬ. К вторым входам этих элементов подключены выходы соответствующих ключей 23 коммутатора 5. К выходам элементов 8 и 9 подсоединены 2 п входов блока 11 индикации отказов контролируемого узла непосредственно и через элемент 10 РАВНОЗНАЧНОСТЬ - п входов индикатора 12 отказов устройства контрол  и п входов элемента 13 ИЛИ. При этом выходы элементов 8 и 9 РАВНОЗНАЧНОСТЬ св заны соответственно через элементы 24 Н и непосредственно с входами элементов 25 И блока 11 индикации. Вьгходы последних подключены к соответствующим элементам 26 индикаций и входам элемента 27 ИЛИ. Контроль цифровых узлов осуществл етс  с помощью тестов, разр дность которых равна возможному числу внешних входных и выходных контактов контролируемого 1щфрового узла 4. При подготовке устройства к работе в первую  чейку блока 1 пам ти записываетс  информаци  о входных и выходных контактах контролируемого узла 4 соответственно в виде 1 и О. Во вторую и последующие  чейки блока 1 согласно программе записьшаютс  тесты контрол , Устройство с помощью коммутатора 5 подключаетс  к входным и выходным контактам контролируемого цифрового узла 4, Работа устройства начинаетс  в момент поступлени  на первый вход управл ющего блока 2 команды Пуск. Триггер 14 переключаетс  в единичное состо ние. Сигнал с триггера 14 разрешает прохождение через элемент 18 И первого импульса генератора 15 на вход счетчика 16 адресов. Последний переключаетс  в первое сое то ние и вырабатывает код адреса первой  чейки блока 1 пам ти, поступаю- щий по адресным пшнам на его входы. Одновременно первый импульс генератора t5 поступает через элемент 22 задержки на первые входы элементов 19 и 20 и. На первом такте работы генератора . 15 с элемента И 17 на второй вход элемента 20 И приходит единичный сигнал , соответствующий адресу первой  чейки блока 1 пам ти, а на выходе элемента 20 И вырабатываетс  управл ющий сигнал записи с блока 1 пам ти в регистр 6 информации о подключении соответствуищих входных контактов контролируемого цифрового узла 4 к выходам регистра 3 через ключи 23 коммутатора 5 На следующем такте работы генератора 15 счетчиком 16 вьфабатьшаетс  код адреса второй  чейки блока 1 пам ти . этом выходной нулевой сигнал элемента И 17 закрывает второй элемент 20 И, а через открытый элемент 19 И второй задержанный тактовый импульс подаетс  на управл ющий вход записи регистра 3 тестов. Задержка в выдаче управл ющих сигналов записи.информации в регистры 3 и 6 производитс  с помощью элемента 22 на врем , большее общего времени переключени  счетчика 16 и выборки сигналов с блока 1 пам ти. Этот тест, как и все последующие, включает в себ  стимулирующие и зтадонные сигналы. Стимулирующие (задающие ) сигналы - это ригналы, одновременно подаваемые на входные контакты , а эталонные - сигналы, которые должны по витьс  на выходах исправного контролируемого узла 4 при подаче на его входы стимулирующих сигналов. Тестова  информаци  в виде комбинаций сигналов логических единиц и нулей поступает по пр мым выходам регистра 3 тестов на входные контакты узла 4 через замкнутые (согласно программе, осуществл емой регистром .6) ключи 23 коммутатора 5. Одновременно с каждой пары парафазных выходов регистра 3 на первые входы элементов 8 и 9 РАВНОЗНАЧНОСТЬ блока 7 анализа поступает комбинаци  .сигналов 1, О (либо О, 1) соответ ственно, а на вторые их выходы с выхода коммутатора 5 приход т стимулирующие сигналы регистра 3 тестов и сигналы ответной реакции контролируе мого узла 4. При правильной работе устройства контрол  на выходах элементов 8 и 9 в каждом канале блока 7 анализа всег да по вл ютс  сигналы в виде комбинаций сигналов 1 О. Эти комбина ции с выходов элементов 8 и 9 поступают на входы блока 11 индикации отказов контролируемого узла так, что сигнал с выхода элемента 8 РАВНОЗНАЧ НОСТЬ проходит на первый вход элемен та 25 И инвертированным с помощью элемента 24 НЕ, а сигнал с выхода элемента 9 подаетс  на второй его вход непосредственно. При этом на входах элементов 25 И блока 11 инди кации сигнал отсутствует, и блок 11 находитс  в нерабочем состо нии. На выходе элемента 10 РАВНОЗНАЧНОСТЬ сигнал отсутствует и блок 12 также находитс  в нерабочем состо нии. В случае отказа контролируемого узла на выходах элементов В и 9 РАВНОЗНАЧНОСТЬ соответствующего канала блока 7 анализа по вл етс  обратна  комбинаци  сигналов - , 1. После инвертировани  выходного сигнала с элемента 8 элементом 24 НЕ срабатывает соответствующий элемент 25 И, и сигналом с его выхода включаетс  соответствующий элемент 26 индикации. Одновременно этот сигнал через элемент 27 ИЛИ поступает на второй вход установки в ноль триггера 14 блока 2 и устанавливает его в ноль, обусловлива  тем самым запрет на прохождение через элемент 18 И 10 38 тактовых импульсов, и работа устройства контрол  приостанавливаетс  до прихода следующей команды Пуск на вход блока 2 управлени . В случае отказов в работе устройства контрол  при возникновении одиночных константных неисправностей в регистре 3 тестов либо в линии св зи между последним и блоком 7 анализа (например, короткого замыкани  поразр дных выходов регистра 3) на первых входах элементов 8 и 9 РАВНОЗНАЧНОСТЬ по вл етс  комбинаци  сигналов , 1 или О, и в зависимости от значени  сигнала, поступающего на вторые входы этих элементов 8 и 9с соответствующего выхода коммутатора 5, на выходах элементов 8 и 9 устанавливаетс  также комбинаци  сигналов (1, , О, котора  обусловливает прохождение сигнала с выхода элемента IO РАВНОЗНАЧНОСТЬ к соответствующему входу блока 12, на котором индицируетс  (высвечиваетс ) номер отказавшего канала устройства контрол . Одновременно этот сигнал поступает через элемент 13 ИЛИ к второму входу предустановки триггера 14 и останавливает работу устройства дл  устранени  причин отказа. Аналогично описанному предлагаемое устройство работает в случае константных неисправностей в любом канале блока 7 анализа. Таким образом, блок 7 анализа про- , изводит сравнение сигналов ответной реакции контролируемого узла 4, вы вл   отказы последнего и одновременно отказы регистра тестов, а также собственные , и при по влении тех или иных указанных сбоев своевременно сигнализирует о них в управл ющий блок 2 и обеспечивает соответствующую индикацию на блок 12 индикации отказов устройства контрол . Изобретение обладает следукнцими преимуществами по сравнению с базовым объектом АСК-1: повышаетс  достойерность результатов контрол  и соответственно уменьшаетс  на 15-20% количество ошибочных диагнозов состо ни  контролируемых цифровых узлов; сокращаетс  врем  поиска неисправностей контролируемых узлов примерно на 20%, в результате чего повышаетс  производительность систем контрол  на 7-10%.

. Фиг.2

Щ16

3

1 EjLJ

22

Фиг.З

Claims (1)

1. УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, содержащее коммутатор, блок памяти, регистр тестов, регистр управления коммутатором, первый блок индикации и блок управления, который содержит триггер, генератор тактовых импульсов, счетчик адресов и первый элемент И, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединен с входом счетчика адресов, вход Пуск устройства соединен с единичным входом триггера, единичный выход которо• го соединен с вторым входом первого элемента И, выходы счетчика адресов соединены с адресными входами блока памяти, информационные выходы которого соединены с информационными входами регистра тестов и регистра управления коммутатором, информационные выходы регистра управления коммутатором соединены с группой управляющих входов коммутатора, группа единичных выходов регистра тестов соединена с первой группой информационных входов коммутатора, вторая группа информационных входов коммутатора является группой входов устройства, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введен элемент ИЛИ, второй блок индикации, η-канальный блок анализа (где η - число контактов контролируемого блока), а в блок управления введен элемент задержки, второй, третий и четвертый элементы И и элемент НЕ, причем выход первого элемента И через элемент задержки соединен с первыми входами второго и третьего элементов И, выходы которых соединены с входами записи соответственно регистра тестов и регистра уп— _ равления коммутатором, информационные С выходы счетчика адресов соединены с входами четвертого элемента И, выход ‘которого соединен с вторым входом третьего элемента И и через элемент НЕ соединен с вторым входом второго элемента И, каждый канал блока анализа содержит первый, второй и третий элементы равнозначности, причем каждый выход коммутатора соединен с первыми входами первого и второго элементов равнозначности соответствующего канала блока анализа, выходы первого и второго элементов равнозначности каждого канала блока анализа соединены с входами третьего элемента равнозначности и с соответствующими входами первого блока индикации, выход которого соединен с первым входом установки нуля триггера блока управления_f каждый единичный и нулевой выходы группы выходов регистра тестов соединены соответственно с вторыми входами первого и второго элементов равнозначности соответствующего канала блока анализа, выход третьего элемента равнозначности каждого канала блока анализа соединен с соответствующим входом второго блока индикации и с соответствующим входом элемента ИЛИ, выход которого соединен с вторым входом установки нуйя триггера · блока управления.