SU993168A1 - Устройство дл контрол логических узлов - Google Patents

Description

Изобретение относитс  к контро льно-измерительной технике и может быть использовано дл  контрол  логических узлов с последовательностными схемами.

Известно устройство дл  проверки логических узлов по заранее составленной тестовой последовательности , содержащее блок считывани  программы проверки, регистр входных сигналов / блок формирователей входных сигналов, регистр контрольньзх вы- ; ходных сигналов и блок сравнени  контрольных сигналов с выходными .сигнала1да1 провер емого логического узла Ц .

Недостатком устройства  вл етс  низка  достоверность контрол , обусловленна  тем, что используемые регул рные контролирующие тесты не обеспечивают необходимой полноты охвата сложных цифровых узлов, содержащих 500 и более .логических вентилей .

Наиболее близким техническим ре- , шением к предлагаемому  вл етс  устройство дл  контрол  цифровых узлов, содержащее генератор тактовых импульсов , индикатор, задатчик логи ческого нул , задатчик псевдослучайного кода, блок разделени  фронтов входных сигналов, первые и вторые элементы И-НЕ, первый и второй формирователи логического узла и блок сравнени  С 2.

Дл  уменьшени  веро тности возникновени  гонок фронтов в контрольном узле каждый новый входной набор передаетс  на его входы поразр дно, . что не позвол ет избежать гонок фрон хов, если в контролируемом узле имеютс  синхронизированные триггеры с запрещенными комбинаци ми входных сигналов, DV-триггеры с комбинационными схемами; на V-входах и т.п., что ограничивает область применени  известного устройства.

Цель изобретени  - расширение области применени  устройства.

20

Поставленна  цель достигаетс  тек.- что в устройство дл  контрол  логических узлов, содержащее генератор тактовых импульсов, индикатор, задатчик логического- нул , эадатчик псевдослучайного кода, соединенный первыми выходами с первыми входами соответствующих первых элементов ИНЕ , выходы которых, соединены с первыми входами вторых элементов И-НЕ,

30 выходы которых соединены через первые формирователи с соответствующими входами контролируемого логического узла, соединенного выходами с первыми входами блока сравнени , вторые формирователи, соединенные входами с выходами соответствующих вторых элементов И-НЕ, а выходами с соответствующими входами эталонного цифрового узла, соединенного выходами с вторыми входами блока сравнени , введены счетчик, триггер первый дешифратор, коммутационна  1анель и вторые дешифраторы, соеди|ненные входами и выходами с соответ ствующими первыми входами и выxoдa iи коммутационной панели, вторые и тре тьи выходы которой соединены соответственно с вторыми входами соответствующих первых и вторых элемен тов И-НЕ, второй вход соединен с выходом задатчика логического нул , третьи входы соединены с соответствующими выходами задатчика псевдослучайных кодов, а четвертые входы - с первыми выходами первого дешифратора , второй выход коюрого со динен с входом задатчика псевдослучайного кода, третий - с V-входом триггера, входы - с выходами счетчи ка, счетный вход которого соединен С-входом триггера и с выходом генератора тактовых импульсов, соединен ного входом с входом индикатора и с выходом DV-триггера, D-вход которог соединен с выходом блока сравнени , а S-вход - с входом устройства. На фиг.1 приведена блок-схема уст ройства; на фиг. 2 - временные диаграммы его работы; на фиг. 3 - 5 - пр меры функциональных схем контролируе мых узлов; на фиг. б - пример соединени  дешифраторов устройства. Устройство содержит генератор 1 тактовых импульсов, счетчик 2, первый дешифратор 3, триггер 4, ЗсЩатЧи 5 псевдослучайного кода, коммутацион ную панель б, вторые дешифраторы 7, задатчик 8 логического нул , логические блоки 9, первые элементы 10 И-НЕ, вторые элементы 11 И-НЕ, первый формирователь 12, второй формиро ватель 13,контролируемый логический узел 14, эталонный логический узел 15, блок 16 сравнени , индикатор 17 Кроме того, обозначены (фиг. 2): временна  диаграмма 18 сигналов генератора 1, временна  диаграмма 19 сигналов на третьем выходе дешифрат ра 3, временна  диаграмма 20 сигнала на втором выходе дешифратора 3, вре менные диаграммы 21 - 24 на первых пр мых выходах дешифратора 3, а так же (фиг. 3) произвольный логичес- кий блок 25, DV-триггер 26, инвертор 27, ov-триггер 28, элемент И 29 (фиг. 4); элементы И ИЛИ-НЕ 30 (фи г. 5 ) . Входы логических 15-1, 15-2, 15-3 узлов, соединенные с формировател ми 12 блоков 9, обозначены 12-1-1210 (фиг. 3-5). Коммутационна  панель 6 выполн етс  в виде расположенного в одной плоскости набора контактных гнезд, каждому входу и каждому выходу соответствует отдельное гнездо. Установкой перемычек, состо щих из нужного числа соединенных проводами контактных штырей, может быть осуществлена электрическа  св зь между произвольным количеством гнезд панели 6. Все шины, соединенные с выходными гнездами коммутационной панели 6, должны быть также подключены через резистор к шине питани . Это обеспечивает наличие на шине потенциала логической 1, если на соответствующих выходах коммутационной панели не подан какой-либо другой сигнал. Устройство работает следующим образом. В соответствии с подготовленной заранее проверочной документацией на коммутационной панели 6 устанавливаютс  перемычки, необходимые дл  проверки логического узла 15 данного типа. После этого подаетс  питание на провер емый 14 и эталонный 15 логические узлы. При этом на вход устройства подаетс  сигнал, безусловно, устанавливающий триггер 4 в состо ние 1. Логическа  1 на выходе триггера 4 разрешает работу генератора 1.Счетчик 2 считает импульсы генератора 1, дешифратор 3 преобразует выходные сигналы счетчика 2 в сигналы , временные диаграммы которых приведены на фиг. 2. . В начале каждого периода счета счетчика 2 вырабатываетс  сигнал на втором выходе дешифратора 3 (временна  диаграмма 20). Этот сигнал поступает в задатчик 5, измен ющий по этому сигналу свое состо ние . После этого на нескольких первых выходах дешифратора 3 вырабатываютс  импульсные сигналы (показаны на временных диаграммах 21 24 ); поступающие через панель 6 на входы дешифраторов 7. На каждый период счета счетчи ка 2 вырабатываютс  один набор многоразр дного псевдослучайного кода и набор импульсных сигналов. На отдельные входы логических узлов 14 и 15 могут быть поданы через элементы 10 и 11 соответствующие сигналы псевдослучайного кода из задатчика 5 без преобразовани . На некоторые другие входы узлов 14 и 15 через коммутационную панель 6 и элементИ-НЕ 11 могут быть поданы как произвольные.

пр мые, так и инвертированные сигналы , вырабатываемые в эадатчике 5 и дешифраторе 3. На некоторые входы узлов 14 и 15 могут быть поданы сигналы, соответствующие логической функции от произвольных сигналов- задатчика 5 и (дешифратора Ниже приведены примеры схем, на входы которых следует подавать такие сигналы, даны необходимые функции и описаны способы реализации этих функций.

До тех пор, пока на вход устройства подаетс  сигнал, удерживающий триггер 4 в состо нии 1, результат сравнени  узлов 14 и 15 не фиксируетс . Это необходимо, так как после включени  питани  на узлы 14 и 15 состо ни  триггеров , имею1цихс  в этих узлах, не определены и до поступлени  установочной последовательности состо ни  соответствующих триггеров в узлах 14 и 15 могут различатьс  и, следовательно , могут быть различными выходные сигналы узлов 14 и 15.

Предлагаемое устройство не требет формировани  специальной установочной последовательности, так как в последовательности входных сигналов, формируемой стендом за достаточно большое количество периодов счета счетчика 2, всегда бу дет содержатьс  некотора  установочна  последовательность.

Установлено, что начальна  установка обеспечиваетс  в течение 30 тыс. периодов счета счетчика 2, при длине периода в 16 мкс, что соответствует : 0,5 с реального времени.

Врем , отводимое на процесс начальной установки сравниваемых узлов, задаетс  оператором. По истечении времени начальной установки оператор переводит устройство в режим сравнени ,.переключа  сигнал на входе устройства. Триггер 4 разблокируетс , и в моменты времени , когда логическа  1 по вл етс  на третьем выходе дешифратора 3 и поступает на управл ющий вход триггера 4, триггер 4 устанавливаетс  в состо ние, соответствующее сигналу на входе блока 16 сранени  .

Если контролируемый логический узел 14 идентичен эталонному 15, то в режиме сравнени  на выходе блока 16 сравнени  установлен посто нный сигнал логической 1. В этом случае по истечении времени сравнени , определ емого техническими услови ми на -данный тип логического узла, провер емый узел считаетс  исправным. Установлено н прат-тике, что дл  подавл ющего большинства типов логических узлов

необходимое врем  проверки не превышает нескольких секунд и только иногда может составить дес тки секунд.

Если же контролируе лй узел 14 содержит какую-либо функциональную неисправность, то в течение времени контрол  произойдет несравнение контролируемого 14 и эталонного 15 узлов по какому-либо выхо0 ду, на выходе блока 16 сравнени  по витс  логический О, триггер 4 установитс  в состо ние О и запретит дальнейшую работу устройства , что будет отражено- индикато5 ром 17.

Остановка работы устройства в течение времени сравнени   вл етс  признаком неисправности контролируемого узла 14.

0 Таким образом, введение в состав счетчика 2 дешифраторов 3 к 7 и коммутационной панели 6 позволило значительно расширить область применени  устройства благо5 дар  возможности ликвидировать гонки фронтов в контролируемых узлах 15 и возможности формировани  псев дослучайных сигналов с измен емой скважностью.

30

Claims (2)

1. Формула изобретени 

   Устройство дл  контрол  логических узлов, содержащее генератор

   5 тактовых импульсов, индикатор, задат|чик логического нул , задатчик псевдослучайного кода, соединенный первыми выходами с первыми входами соответствующих первых элементов

   0 И-НЕ, выходы которых соединены с первыми входами вторых элементов И-НЕ, выходы которых соединены через формирователи с соответствующими входами контролируемого логи5 ческого узла, соединенного выходами с первыми входами блока сравнени , вторые формирователи, соединен ные входами с выходами соответствующих вторых элементов И-НЕ, а выхо0 дами - с соответствующими входами эталонного цифрового узла, соединенного выходами с вторыми входами блока сравнени , отличающеес  тем, что, с цельй рас5 ширени  области применени  устройства , в него введены счетчик, триггер , первый дешифратор, коммутационна  панель и вторые дешифраторы, соединенные входами и выходами с 0 соответствующими первыми входами и выходами коммутационной панели, вторые и третьи выходы которой соединены соответственно с вторыми входами соответствующих первых и вто

   5 рых элементов И-НЕ, второй вход сое-.

   динен с выходом задатчика логического нул , третьи входы соединены с соответствующими выходами задатчика псевдослучайных ходов, а четвертые входы - с первыми выхода ш первого дешифратора, второй выход которого соединен с входом задатчика псевдослучайного хода, третий - с У-входом триггера, входы - с выходами счетчика, счетный вход которого соединен с С-входом триггера и с выходом генератора

   тактовых импульсов, соединенного входом с входом индикатора и с выходом ОV-триггера, D-вход которого соединен с выходом блока сравнени , а S-вход - с входом устройства .

   Источники информации, прин тые во внимание при экспертиз

   .1. Патент США 4125763, кл. 235-302, 1978.
2. 2. Патент США № 3614608, ,кл. 324-73, 1973 (прототип).

   «лллшшллшшпшиииииииишлшииишлл.