SU766053A1 - Мажоритарно-резервированный триггер - Google Patents

Мажоритарно-резервированный триггер Download PDF

Info

Publication number
SU766053A1
SU766053A1 SU782699904A SU2699904A SU766053A1 SU 766053 A1 SU766053 A1 SU 766053A1 SU 782699904 A SU782699904 A SU 782699904A SU 2699904 A SU2699904 A SU 2699904A SU 766053 A1 SU766053 A1 SU 766053A1
Authority
SU
USSR - Soviet Union
Prior art keywords
channel
elements
bus
input
inputs
Prior art date
Application number
SU782699904A
Other languages
English (en)
Inventor
Василий Петрович Супрун
Юрий Григорьевич Нестеренко
Original Assignee
Предприятие П/Я А-7160
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7160 filed Critical Предприятие П/Я А-7160
Priority to SU782699904A priority Critical patent/SU766053A1/ru
Application granted granted Critical
Publication of SU766053A1 publication Critical patent/SU766053A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

1
Изобретение относитс  к вычислительной и импульсной технике и может быть использовано дл  построени  резервированных триггеров повьвиенной надежности. .5
Известен резервированный триггер, содержащий элементы И, И-НЕ, ИЛИ и три триггера, единичные выходы которых подключены ко входам мажоритарного элемента, кроме того единичный выход 10 триггера каждого канала подключе.н к одному из входов элементов И-НЕ, и ИЛИ других каналов, другие входы элементов И-НЕ каждого канала подключены к выходам элементов И соответст- 5 вующих каналов и через инверторы - к элементам ИЛИ 1.
Недостатками данного резервированного триггера  вл ютс  наличие общего мажоритарного элемента дл  трех кана- 20 лов, .отказ которого приводит к отказу всего устройства, отсутствие мажоритировани  в обратной св зи элементов пам ти (триггеров) и отсутствие элементов , обеспечивающих полную пррвер- 25 ку резервированного триггера во врем  эксплуатации, что при наличии непровep e ФIX отказов в единственном на три канала мгикоритарном элементе приводит к тому, что нёщбжность устройства становитс  хуже надежности нерезервированного триггера.
Известен резервированный триггер, содержащий в каждом канале блок пгш ти и двухступенчатую схему управлени , выполненную на элементах И-НЕ, ИЛИ-НЕ, причем нулевой элемент блока пс1м ти каждого канала выполнен в виде мажоритарного элемента входы которого подключены к выходам единичных элементов блока пЛл тн всех каналов, перва  ступень схемы управлени  выполнена на элементе ИЛИ, выход первого элемента И второй ступени схемы управлени  подключен к одному из входов второго элемента И этой же ступени, другой вход которого подключен к одному из входов единичного элемента блока пам ти и ко входу первой ступени схемы управлени , а выход - к выходу единичного элемента блока пам ти, другой вход котсфого подключен к нулевому выходу триггера 2.

Claims (2)

  1. Недостатком данного резервированного триггера  вл етс  то, что невозможно осуществить полную проверку функционировани  резервированного триггера при его эксплуатации в составе блоков и устройств вычислитель-. Htoc приборов, что в конечном счете снижает его надежность. Цель изобретени  - повьпиение Надежности путем обеспечени  полной проверки функционировани  устройства при его эксплуатации. Дл  достижени  поставленной цели в мажоритарно-резервированном тригге ре, содержащем в каждом канале элеме И-ИЛИ-НЕ и мажоритарный элемент с ин версным выходом, подключенным к выходной шине и к первому входу первог вентил  элемента И-ИЛИ-НЕ, второй вх которого подключен к шине сброса, пр этом первый вход второго вентил  эле tasHta И ИЛИ-НЕ подключен к тактовой шине, другие его входы подкл очены со ответственно, к 1шинам услрвий, а вы ход каждого элемента R-rfilH-HR- подклю чен к соответствующему входу казэдЬго мажоритарного элемента - в каждом ка нале дополнительные входы первого и второго вентилей элемента И-ИЛИ-НЕ подключены к ишне имитации единиц, первый вход третьего вентил  элемента Й ИЛИ-НЕн подключен к шине имитаци нулей, а второй вход - к шине разре . шени  иьштации. На чертеже представле-на блок-схем мажоритарно-резервированного тригге-: ра. Схема содержит в каждом канале элемент 1 И-ИЛИ-НЕ и мажоритарный элемент 2, выход мажоритарного элемента 2 подключен к выходной шине 3 и к первому входу первогд вентил  элемента 1 И-ИЛИ-НЕ, второй вход которого подключен к шине 4 сброса, пе вый вход второго вентил  элемента 1 И-ИЛИ-НЕ подключен к тактовой шине 5 другие входы соответственно - к шина б условий, дЬ Полнительные вход  первого и второго вентилей элемента 1 И-ИЛИ-НЕ подключены к ишне 7 имитаци единиц, первый вход третьего вентил  элемента 1 И-ИЛИ-НЕ подключен к ьшне 8 имитации нулевой, а второй вход к шине 9 разрешени  имитации. Выход элемента 1 И-ИЛИ-НЕ каждого канала 1юдклйчен к соответствующему входу мажоритарного элемента 2 каждого канала . Мажоритарно-резервированный ifpurrep работает следующим образ см. В режиме основного функционировани  сигналы высокого уровн  соответс вующие логической , поступают на шины 7 и 4 и отсутствуют на шинах 8 и 9. Запись информации в мажоритарно-резарвированный триггер производитс  по сигналам высокого уровн  на шинах 5, перед записью информации на шины 4 и 5 сигналы высокого, уровн  не поступают. При этом, так как хот  бы на одном входе каждого вентил  элементов 1 И-ИЛИ-НЕ есть логический О, на выходе элементо 1 И-ИЛИ-НЕ устанавливаетс  состо ние а на выходах мажологической ритарных элементов 2 состо ние логического О, Так как выходы мажоритарных элементов 2 подключены к первым входам первых вентилей элементов 1 И-ИЛИ-НЕ, то при поступлении на шины 4сигналов логической мажоригарно-резервированный триггер остаетс  в сброшенном (нулевом) состо нии. Далее, если при поступлении сигнала высокого уровн  на шины он отсутствует хот  бы на orfiJOM из входов, соединенных с шинаь(М б, мажоритарно-резервированный триггер не изменит своего нулевого состо ни . Если же в момент поступлени  логической на шины 5на всех входах вторых вентилей элементов 1 И-ИЛИ-НЕ, соединенных с шинами 6, будут сигналы высокого уровн , то на выходах элементов .1 И-ИЛИ-НЕ . устанавливаетс  состо ние логического О , а на выходах мажоритарных элементов 2 - состо ние логической , при этом на всех входах перках вентилей элементов 1 И-ИЛИ-НЕ по вл ютс  сигналы логической ким образом, мажоритарно-резервированный триггер устанавливаетс  в единичное состо ние. Причем, если в какомлибо канале сигнал логической i на шине 4 не исчезает, а на шинах 5 и 6 отсутствуют сигналы высокого уровн  из-за отказов оборудовани , или при наличии соответствукщих отказов по входам элемента 1 И-ИЛ11г-НЕ, триггеры (элементы 2 пам ти) в каждом канале устройства запо «мнают одну и ту же инфо| ацию. При отказе какого-либо элемента 1 И-ИЛИ-НЕ, типа обрыв по выхо Уг триггер (элемент пам ти) этого канала неработоспособен, но на всех выходных шинах 3 информаци  вырабатываетс  истинна . При отказе какоголибо мажоритарного элемента по выхо.iqy , устройство будэт функционировать, так как на двух других выходных шинах 3 будет вьфабатнватьс  истинна  информаци  . В режиме автоматической проверки (например с помощью тестов) устройств, составными, част ми которых  вл ютс  мажоритарно-резервированные триггеры, полна  работоспособность элементов мажоритарно-резервирован иого триггера, а также основного оборудовани , вырабатывающего сигналы, поступшощие на шины 4-6, определ етс  следумаим образом . В течение всего времени проверки на шины 9 поступает сигнал лои проверка производитгической с  в три этапа. На первом этапе в первом канале на шине 8 и на шине 7 сигнал логического О,- поэтому независимо от состо ни  на остальных входах элемента 1 И-ИЛИ-НЕ на выходе элемента 1 И-ИЛИ-НЕ в пердом канале и на соответствующих входах мажоритарных элeмeнтJЭв 2; устанавливаетс  состо ние Логической 1, во втором канале на шину 8 поступает сигнал логической , поэтому независимо от состо  ни  на входах первого и второго вентилей элемента 1 И-ИЛИ-НЕ на его выходе и на соответствующих входах ;маж(итарных элементов 2 устанавливаетс  состо ние логического О, тре тий канал устройства работает в режиме основного функционировани  и на выходе элемента 1 Н-ИЛИ-НЕ состо ние определ етс  сигналами на шинах 4 6, Таким образом, состо ние на вькода всех мажоритарных элементов 2 определ етс  сигналами на шинах 4-6 третьего канала. При этом, если на выходе элемента 1 И-ИЛИ-НЕ в третьем канале задаетс  по тесту состо ние логического 0, то анализиру  состо ни  выходов мажоритарных элементо 2, обнаруживаютс  отказы типа 06на выходах элементов 1 И-ИЛИНЕ во втором и третьем каналах и на входах мажоритарных элементов 2,.под ключенных к этим выходам, а также в элементах, подключенных к шине 8 в первом и в третьем канале, и отказы типа Короткое заликание в элементах , подключенных к шинам 4-7 в третьем канале-. Если на вьлходе эле мента 1 И-ИЛИ-НЕ в третьем канале задаетс  по тесту состо ние логической , то, анализиру  состо ние выходов мажоритарных элементов 2, сбнаружйваютс  отказы типа Короткое замыкание на выходах элементов 1 И-ИЛЙ-НЕ в первом и третьем каналах и на входах мажоритарных элементов 2, подключенных к ним, а также в элего нтах, подключенных к шине 8 во втором канале, и отказы типа Обfoas в элементах, подключенных к ши нам 4 - б и 6 в третьем канале и в элементах, подключенных к шине 8 в первом канале. При проверке работы устройства в данном режиме тест проверки задаютс  таким образом, что на вход каждого вентил  элемента 1 И-ИЛ НБ поступает код Бегущий ноль , т.е. на какой-либо вход поступает логический О сигнал при наличии на остальных входах вентил  сигналов логической . Таким образом, ими тиру  на выходе элемента 1 И-ИЛИ-НЕ в первом канале состо ние логической 1 во втором канале - состо ние л и управл   мажоритар гического юамл органами 2 состо нием выхода эл мента I И-ИЛИ-НЕ третьего канала обнаруживаютс  отказы типа Обрыв и типа Короткое замыкание по анали зу сос.то ний на соответствующих входах и выходах элементов устройства. На втором этрапе проверки все вышеопи санное дл  первого канала происходит во втором канале, дл  второго- канала - в третьем, а дл  третьего канала - в первом. На третьем этапе проверки вышеописанное дл  проверки на первом этапе дл  первого канала происходит в третьем канаЛе, дл  второг анала - в первом, а дл  третьего каала - во втором. Таким образом, с аждого канала поочередно на входы мажорита .рных элементов 2 имитируютс  О, к функци  по тесту, что беспечивает полную проверку всех элементов устройства и элементов устройств.-, задающих сигналы/ которые поступают на шины 4-9. Кроме того при определенньлх типах отказов элементов 1 И-ИЛИ-НЕ в двух каналах, и при любых типах отказов элементов 1 И-ИЛИ-НЕ в двух каналах, и при любых типах отказов устройств, задающих сигналы на шины 4 - 6 в двух каналах, мажоритарно-резервированный триггер функционирует нормально, так как с помощью сигналов на шинах 7 - 9 он Перестраиваетс  на оставшийс  исправный канал, при этом функционирование мажоритарно-резервированного триггера происходит аналогично описанному дл  первого этапа режима проверки . Как показал анализ и проведенные расчеты данный мажоритарно-резервированный триггер позвол ет- во-первых, обеспечить 100%-йую проверку устройства без непосредственного доступа к элементам устройства и, во-вторых, при наличии множества всевозможных отказов в двух каналах произвести перестройку устройства на работу от исправного канала и выдачу сто всем ,выходам истинной информации, при этом его надежность приближаетс  к величине Р + - Р) + ЗРх(1 - Р) против надежности известного равной Р ЗР(1 - Р) , где Р - надежность одного канала. Кроме того следует отметить, что шины 8 и 9 дублируют друг друга по наличию сигнала логического О . Дублирование вызвано тем, что согласно статистике отказы типа Обрыв дл  многих классов элементов составл ют 90 - 95% от всех отказов, а Обрьш дл  данных элементов аналогичен на ичшо сигнала логической I Формула изобретени  Мажоритарно-резервированный триггер , содержащий в каждом канале элемент И-ИЛИ-НЕ и мажрритарный элемент с инверсным выходом , подключенным к выходной шине и к первому входу первого вентил  элемента И-ИЛИ-НЕ второй вход которого подключен к шине сброса, при этс  первый вход второго вентил  элемента И-ИЛИ-НЕ подключен к тактовой шине, другие его входы подключены, соответственно, к шинам условий, а выход каждого элемента И-ИЛИ-НЕ подключен к соответствующему входу каждого мажоритарного элемента, отличающи-йс 
    тем, что, с целью повышени  надежности путем обеспечени  полной проверки функционировани  устройства при его эксплуатации, в каждом канале дополнительные входы первого и второго вентилей элемента И-ИЛИ-НЕ подключены к шине имитации единиц, первый : вход третьего вентил  элемента И-ИЛИНЕ подключен к шине имитации нулей,
    а второй вход - к шине разрешени  имитации.
    Источники информации, прин тые во внимание при экспертизе 1. Авторское сввдетельство СССР 387528, кл. Н 03 К 21/00 1970.
  2. 2. Авторское свидетельство СССР 375824, кл. Н 05 К 10/00 1970.
    канал
    о канал
    i канон
SU782699904A 1978-12-22 1978-12-22 Мажоритарно-резервированный триггер SU766053A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782699904A SU766053A1 (ru) 1978-12-22 1978-12-22 Мажоритарно-резервированный триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782699904A SU766053A1 (ru) 1978-12-22 1978-12-22 Мажоритарно-резервированный триггер

Publications (1)

Publication Number Publication Date
SU766053A1 true SU766053A1 (ru) 1980-09-23

Family

ID=20799900

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782699904A SU766053A1 (ru) 1978-12-22 1978-12-22 Мажоритарно-резервированный триггер

Country Status (1)

Country Link
SU (1) SU766053A1 (ru)

Similar Documents

Publication Publication Date Title
US3777129A (en) Fault detection and localization in digital systems
US5422891A (en) Robust delay fault built-in self-testing method and apparatus
JPH0731610B2 (ja) 多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置
KR870000114B1 (ko) 데이타 처리 시스템
SU766053A1 (ru) Мажоритарно-резервированный триггер
US3814920A (en) Employing variable clock rate
US4727313A (en) Fault simulation for differential cascode voltage switches
US4713606A (en) System for testing the failure or satisfactory operation of a circuit having logic components
US3573445A (en) Device for programmed check of digital computers
Schuler et al. An efficient method of fault simulation for digital circuits modeled from Boolean gates and memories
US7587649B2 (en) Testing of reconfigurable logic and interconnect sources
SU1425682A1 (ru) Устройство дл тестового контрол цифровых узлов
SU930318A2 (ru) Трехканальный резервированный распределитель импульсов
US3117219A (en) Electrical circuit operation monitoring apparatus
SU470810A1 (ru) Устройство дл обнаружени ошибок в контрольном оборудовании
SU1111171A1 (ru) Устройство дл контрол цифровых узлов
JPH03131779A (ja) 記憶装置
US6421810B1 (en) Scalable parallel test bus and testing method
JP2588244B2 (ja) 半導体装置
SU1037259A1 (ru) Устройство дл контрол цифровых блоков
SU1691842A1 (ru) Устройство тестового контрол
SU1548792A1 (ru) Устройство диагностики многопроцессорного вычислительного комплекса
SU1183969A1 (ru) Устройство для контроля логических блоков
RU2036505C1 (ru) Устройство для проверки работоспособности объектов
JP2763146B2 (ja) ディジタル保護リレー装置