SU957278A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.

Известны устройства дл  контрол  блоков оперативной пам ти (1 и 2.

Одно из известных устройство содержит блок формировани  данных, блок формировани  адресов, блок управлени  1.

Недостатком этого устройства  вл етс  низка  надежность.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  контрол  блоков оперативной пам ти, содержащее регистр адреса, блок управлени , блок формировани  информации на запись дл  оперативной пам ти, блок выдачи информации , регистр приема информации из оперативной пам ти, блок обработки информации , регистр записи кодов ключей пам ти, приемный регистр кодов ключей пам ти, блок индикации 2.

Недостатками этого устройства  вл ютс  низка  надежность, так как оно не обеспечивает проверку блоков оперативной пам ти с многомодульной структурой и низкое быстродействие, поскольку оно не обеспечивает быстрой локализации неисправностей и в нем отсутствует программируемый

интерфейс, что не позвол ет с высокой точностью задавать временные параметры сигналов управлени .

Цель изобретени  - повыщение надежности и быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков оперативной пам ти, содержащее синхронизатор, регистр адреса, блок управлени , блок приема и выдачи информации, блок обнаружени  ошибок, индикатор и формирователь

10 тестовых сигналов, первый и второй входы которого подключены соответственно к первым входам блока управлени  и регистра адреса , выходу синхронизатора и выходу блока управлени , входу синхронизатора, первым входам индикатора и блока обнаружени  ощибок и второму входу pel истра адреса , выход которого соединен с первым входом блока приема и выдачи- информации, вторым входом индикатора и третьим вхо2Q дом формировател  тестовых сигналов, четвертый вход и выход которого подключены соответственно к вторым входам блока обнаружени  ошибок и блока приема и выдачи информации и к третьим входам блока приема и выдачи информации и блока обнаружени  ошибок, выход и четвертый вход которого соеди-нены соответственно с вторым входом блока управлени  и третьим входом индикатора и с одним из выходов блока приема и выдачи информации, четвертый вход и другие выходы которого  вл ютс  соответственно входом считывани , адресными и управл ющими выходами и выходом записи устройства, введены блок диагностики, первый коммутатор и многоканальный программируемый блок задани  временной диаграммы , управл ющие входы которого соединены с первыми входами коммутатора и блока диагностики и выходом блока управлени , входы синхронизации с выходом синхронизатора , а выход с вторыми входами блока обнаружени  ошибок и блока диагностики , третий и четвертый входы которого подключены соответственно к выходу и к третьему входу блока обнаружени  ошибок, выход и п тый вход блока диагностики соединены соответственно с третьим входом блока управлени  и с одним из выходов блока приема и выдачи информации и вторым входом коммутатора, выход которого подключен к п тому входу блока приема и выдачИ информации.

Многоканальный программируемый блок задани  временной диаграммы содержит в каждом канале триггеры, второй коммутатор и схемы свертки по модулю два, выходы которых подключены соответственно к входам заггуска первого-четвертого триггеров,, входы установки в «единицу п того и шестого триггеров соединены соответственно с выходами первого и третьего триггеров, а входы установки в «ноль п того и щестого триггеров соответственно с выходами второго и четвертого триггеров, выходы п того и шестого триггеров подключены к одним из входов второго коммутатора, выход которого  вл етс  выходом блока, управл ющими входами которого  вл ютс  пр мые и инверсные установочные входы первого- четвертого триггеров и одни из входов схем свертки по модулю два, другие входы которых , входы синхронизации триггеров и другие входы первого коммутатора  вл ютс  входами синхронизац,ии блока.

Кроме того, блок диагностики содержит схемы сравнени , третий, четвертый и п тый коммутаторы и седьмой триггер, причем выходы первой и второй схем сравнени  подключены к первым входам третьего и четвертого коммутаторов соответственно выходы третьей и четвертой схем сравнени  сое- . динены соответственно с вторыми входами третьего и четвертого коммутаторов, выходы которых подключены к первому и второму входам п того коммутатора, выход которого соединен с входом запуска седьмого триггера , выходы которого  вл ютс  выходами блока, третьи и четвертые входы третьего- п того коммутаторов и пр мой и инверсный установочные входы седьмого триггера  в« л ютс  первым входом блока, вторым входом которого  вл етс  управл ющий вход седьмого триггера, одни из входов первой схемы сравнени  и входы третьей схемы сравнени   вл ютс  третьим входом блока, другие входы первой схемы сравнени  и одни из входов второй схемы сравнени   вл ютс  четвертым входом блока, п тым входом которого  вл ютс  другие входы второй и входы четвертой схем сравнени .

На фиг. 1 приведена функциональна 

схема устройства; на фиг. 2 и 3 изображены функциональные схемы соответственно многоканального программируемого блока задани  временной диаграммы и блока диагностики .

Устройство содержит (фиг. 1) синхронизатор 1, регистр 2 адреса, формирователь 3 тестовых сигналов, блок 4 управлени , блок 5 приема и выдачи информации. На фиг. 1 обозначены вход 6 считывани  устройства, адресные 7, управл ющие 8 выходы и выход

9 записи устройства.

Устройство содержит также блок 10 обнаружени  ошибок, многоканальный программируемый блок 11 задани  временной диаграммы, блок 12 диагностики, первый коммутатор 13 и индикатор 14.

Многоканальный программируемый блок задани  временной диаграммы содержит (фиг. 2) в каждом канале схемы 15 - 18 свертки по модулю два, первый - шестой триггеры 19 - 24 и второй коммутатор 25.

0 На фиг. 2 обозначены входы синхронизации 26 и управл ющие 27 и выход 28 блока. Блок диагностики (фиг. 3) содержит первую 29, вторую 30, третью 31 и четвертую 32 схемы сравнени , третий 33, четвертый 34 и п тый 35 коммутаторы и седьмой триггер 36. На

5 фиг. 3 обозначены первый 37, второй 38, третий 39, четвертый 40 и п тый 41 входы блока.

Устройство работает следующим образом .

Контроль блока оперативной пам ти (ОЗУ) заключаетс  в записи с последующим контрольным считыванием определенных видов информации в соответствии с контрольно-диагностическими тестами.

При проверке работы ОЗУ в каждом цикле происходит обращение ко всем модул м пам ти (ПМ) ОЗУ. Цикл обращени  состоит из такта чтени  с последующим контролем считанной информации и такта записи. При переходе на автономную проверку произвольного модул  пам ти ОЗУ устройство переключаетс  на интерфейс ПМ и вырабатывает временную диаграмму сигналов обращени  в МП.

Синхронизатор 1 (фиг. 1), управл емый 5 блоком 4, вырабатывает запускающие синхросерии сигналов, синхронизирующие работу основных логических блоков устройства .

Регистр 2 (фиг. 1) формирует код адреса , по которому производитс  обращение к  чейке пам ти. Информаци  кода адреса передаетс  в запоминающее устройство через блок 5 по выходам 7. Информаци  кода адреса также поступает в формирователь 3 дл  формировани  тестовой информации на запись.

Данные на запись в ОЗУ и алгоритм проверки формируютс  формирователем 3 под воздействием управл ющих сигналов блока 4 и программируемого блока 11. Блок 5 осуществл ет передачу в ОЗУ информации из формировател  3, регистра 2, сигналов управлени  из блока 11, осуществл ет прием считанной информации из провер емого объекта и производит преобразование и согласование уровней сигналов интерфейса «устройство контрол  - ОЗУ.

Блок 4 анализирует работу блока 10, блока 12, а также управл ет функционированием логических блоков устройства. Программируемый блок 11 формирует временные последовательности сигналов, которые передаютс  в запоминаю1дее устройство через блок 5 по выходам 8. Временные соотнощени  сигналов управлени  задаютс  программой из блока 4. Это обеспечивает возможность автоматически выставл ть временные параметры и соотнощени  сигналов в широком диапазоне с высокой точностью, что  вл етс  важным критерием при разработке контрольно-диагностических систем дл  проверки быстродействующих устройств. Считанна  информаци  по входам б через блок 5 поступает в блок 10, где под воздействием управл ющих сигналов блока 4 и блока 11 осуществл етс  ее обработка и поразр дное сравнение с эталонной. При считывании неверной информации вырабатываетс  сигнал сбо , поступающий в блок 4, и под воздействием его происходит останов работы устройства. В индикаторе 14 регистрируетс  сбойный разр д считанной информации из ОЗУ, номер неисправного МП и адрес неисправной  чейки пам ти.

Программируемый блок 11 (фиг. 1 и 2) формирует временные последовательности сигналов управлени . Каждый из сигналов управлени  формируетс  независимым каналом .

Канал работает следующим образом.

Схемы 15-18 свертки по модулю два осуществл ют поразр дное сложение по модулю два выходных сигналов п-разр дного счетчика, весов п-разр дного кода 2°, 2, 2...2 с пульта управлени  (не показан) устройства и их свертку. Сигналы свертки поступают на входы соответствующих триггеров 19-22, которые формируют управл ющие сигналы дл  триггеров 23 и 24. Установкой п-разр дного кода на пульте обеспечиваетс  формирование триггерами 23 и 24 сигнала, задержка и длительность .которого определ етс  программным набором . Выходные сигналы триггеров 19 и 21 устанавливают триггеры 23 и 24 в единичное состо ние, причем формируетс  передний фронт сигнала. Задний фронт сигнала 2 формируетс  установкой триггеров 23 и 24 в

нулевое состо ние под воздействием выходных сигналов триггеров 20 и 22. Дискретным изменением весов п-разр дного кода обеспечиваетс  установка задержки и длительности выходных сигналов триггеров 23 и 24 с высокой точностью. С помощью коммутатора 25 обеспечиваетс  выдача на выход канала определенной временной последовательности сигналов управлени  в зависимости от типа провер емого объекта. Управление триггерами 19-24 и коммутатором 25 осуществл етс  сигналами пульта управлени  устройства (не показан), поступающими по входу 27, по которому также поступают сигналы п-разр дного кода.

Триггеры 19-22 синхронизируютс  сигналами синхронизатора 1, поступающими по

0 входу 26.

Блок 12 анализирует правильность функционировани  системы: устройство-провер емый объект. Подаетс  тестова  информаци  из формировател  3, блока 10 и считанна 

из ОЗУ информаци  из блока 5 в блок 12, где осуществл етс  обработка при наличии управл ющих сигналов, поступающих из блока 4 и блока 11. Сигналы результата обработки из блока 12 поступают в блок 4. При возникновении сбойной ситуации по анали0 ЗУ сигналов, поступающих в блок 4 из блока 10 и блока 12 определ етс  источник сбо  системы: устройство - провер емый объект. Блок 12 (фиг. 1 и 3) работает следующим образом.

Диагностический контроль считанной ин5 формации, поступающей по входу 39 (фиг. 3 осуществл етс  с помощью схемы 29 сравнени  и схемы 31 сравнени . Считанна  информаци  поразр дно сравниваетс  схемой

29с информацией эталонной, поступающей р по входу 40. Диагностический контроль информации , поступающей на запись в ОЗУ, осуществл етс  с помощью схем сравнени 

30и 32. Информаци  из блока 5 (фиг. 1) поступает на схемы 30 и 32 сравнени  по щине входу 41 (фиг. 3) и поразр дно сравниваетс  с.эталонной. Таким образом, при наличии сбоев локализуетс  конкретно место неправильного функционировани  ОЗУ или устройства. Результаты контрол  через соответствующие коммутаторы 33-35 поступаQ ют на триггер 36.

Коммутаторы 33 и 34 обеспечивают коммутацию схем 29-32 в зависимости от типа тестовой информации. Регистраци  диагностического контрол  считанной и эталонной информации осуществл етс  триггером

5 36 (фиг. 3) сигнал сбо  с выхода которого поступает в блок 4 (фиг. 1). По входам 37 и 38 (фиг. 3) поступают сигналы управлени  от блока 4 и блока 11 (фиг. 3 и 1).

Кроме того, блок 12 (фиг. 1 и 3) используетс  дл  организации самоконтрол  устройства перед началом проверки ОЗУ. Коммутатор 13 (фиг. 1) осуществл ет коммутацию сигналов блока 5 дл  интерфейса ОЗУ или МП при воздействии управл ющих сигналов из блока 4. Это позвол ет оперативно переводить устройство на автономную проверку ОЗУ или произвольного МП.

Кроме того, коммутатор 13 осуществл ет коммутацию выходных и входных каналов информации блока 5 при организации самоконтрол  блока 5 или же всего устройства.

Технико-экономические преимущества предлагаемого устройства заключаютс  в его более высоких, по сравнению с прототипом , надежности и быстродействии.

Claims (3)

1. Устройство дл  контрол  блоков оперативной пам ти, содержащее синхронизатор , регистр адреса, блок управлени , блок приема и выдачи информации, блок обнаружени  ошибок, индикатор и формирователь тестовых сигналов, первый и второй входы которого подключены соответственно к первым входам блока управлени  и регистра адреса, к выходу синхронизатора и выходу блока управлени , входу синхронизатора, первым входам индикатора и блока обнаружени  ошибок и второму входу регистра адреса , выход которого соединен с первым входом блока приема и выдачи информации, вторым входом индикатора и третьим входом формировател  тестовых сигналов, четвертый вход и выход которого подключены соответственно к вторым входам блока обнаружени  ошибок и блока приема и выдачи информации и к третьим входам блока приема и выдачи информации и блока обнаружени  ощибок, выход и четвертый вход которого соединены соответственно с вторым входом блока управлени  и третьим входом индикатора и с одним из выходов блока приема и выдачи информации, четвертый вход и другие выходы которого  вл ютс  соответственно входом считывани , адресными и управл ющими выходами и выходом записи устройства, отличающеес  тем, что, с целью повышени  надежности и быстродействи  устройства, в него введены блок диагностики, первый коммутатор и многоканальный программируемый блок задани  временной диаграммы, управл ющие входы которого соединены с первыми входами коммутатог э и блока диагностики и выходом блок;; ynj ;влени , входы синхронизации - с походом синхронизатора, а выход - с ВТ ;)ыми входами блока обнаружени  ошибок и блока диагностики, третий и четвертый входы которого подключены соответственно к выходу и к третьему входу блока обнаружени  ошибок, выход и п тый вход

блока диагностики соединены соответственно с третьим входом блока управлени  и с одним из выходов блока приема и выдачи информации и вторым входом коммутатора, выход которого подключен к п тому входу блока приема и выдачи информации.

2.Устройство по п. 1, отличающеес  тем, что многоканальный программируемый блок задани  временной диаграммы содержит в каждом канале триггеры, второй коммутатор и схемы свертки по модулю два,

выходы которых подключены соответственно к входам запуска первого - четвертого триггеров, входы установки в «единицу п того и шестого триггеров соединены соответственно с выходами первого и третьего

5 триггеров, а входы установки в «ноль п того и шестого триггеров соответственно с выходами второго и четвертого триггеров, выходы п того и шестого триггеров подключены к одним из входов второго коммутатора , выход которого  вл етс  выходом блока, управл ющими входами которого  вл ютс  пр мые и инверсные установочные входы первого-четвертого триггеров и одни из входов схем свертки по модулю два, другие входы которых, входы синхронизации триггеров и другие входы первого коммутатора  вл ютс  входами синхронизации блока.

3.Устройство по п. 1, отличающеес  тем, что блок диагностики содержит схемы сравнени , третий, четвертый и п тый коммутаторы и седьмой триггер, причем выходы первой и второй схем сравнени  подключены к первым входам третьего и четвертого коммутаторов соответственно, выходы третьей и четвертой схем сравнени  соединены соответственно с вторыми входами третьего и чет5 вертого коммутаторов, выходы которых подключены к первому и второму входам п того коммутатора, выход которого соединен с входом запуска седьмого триггера, выходы которого  вл ютс  выходами блока, третьи

0 и четвертые входы третьего-п того коммутаторов и пр мой и инверсный установочные входы седьмого триггера  вл ютс  первым входом блока, вторым входом которого  вл етс  управл ющий вход седьмого триггера , одни из входов первой схемы сравнени  и входы третьей схемы сравнени   вл ютс  третьим входом блока, другие входы первой схемы сравнени  и одни из входов второй схемы сравнени   вл ютс  четвертым входом блока, п тым входом которого  вл ютс 

0 другие входы второй и входы четвертой схем сравнени .

Источники информации, прин тые во внимание при экспретизе

1.Патент США № 3751649, 5 кл. G 11 С 29/00, опублик. 1978.

2.Авторское свидетельство СССР

№ 611257, кл. G 11 С 29/00, 1978 (прототип ).

гб

/7

15

fff

п

W

/

/J

0

гд

2f

/

//

fe./

J

39

29

J/

Jff