SU1403097A1 - Устройство дл контрол полупроводниковой пам ти - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  полупроводниковой пам ти. Целью изобретени   вл етс  повышение достоверности контрол . Устройство содержит блок синхронизации, блок управлени , блок задани  тестов, первый и второй счетчики адреса, первый и второй коммутаторы , формирователь тестовых сигналов , блок сопр жени , формирователь удвоенного цикла, формирователи данных и кода операции, блок сравнени . Повышение достоверности контрол  достигаетс  за счет исключени  останова по неверному адресу при контроле пам ти, врем  цикла которой меньше времени задержки в блоке сравнени . 3 ил.

Description

4

о со о со

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  полупроводниковой пам ти.

Целью изобретени   вл етс  повышение достоверности контрол .

На фиг. 1 представлена структурна  схема устройства дл  контрол  полупроводниковой пам ти; на фиг. 2 - схема формировател  удвоенного цикла; на фиг. 3 - схема блока управлени .

Устройство (фиг. 1) содержит блок синхронизации 1, блок 2 управлени , блок 3 задани  тестов, первый счетчик 4 адреса, первый коммутатор 5, второй счетчик 6 адноса , соответствующие емкости примен емых в блоке 14 микросхем пам ти.

Управление счетчиком 6 осуществл етс  через коммутатор 13, на информационные входы которого поступают сигналы переносов с выходов счетчика 4, а на управл ющий вход - сигналы с выхода блока 8 сопр жени , которые разрешают передачу сигнала переноса на выход коммутатора 13.

По выходам 17, 18 блока 2 управлени  10 задаетс  объем провер емой пам ти путем исключени  части разр дов счетчика 6.

При исключении из счетного режима всех разр дов счетчика 6 обращение осуществл етс  к одной микросхеме пам ти, опререса , формирователь 7 тестовых сигналов, j дел емой состо нием выходов 17, 18 бло- блок 8 сопр жени , формирователь 9 удво-ка 2.

По четвертому и п тому входам задаетс  режим работы счетчика 6 в зависимости от формируемого теста.

При заполнении счетчика 6 вырабатываполупроводниковой пам ти, выходы 15-20 20 етс  сигнал переноса, который поступает блока управлени  2, входы 21, 22 и выход на четвертый вход блока 3 задани  тестов,

где участвует в формировании сигнала «Конец проверки.

По выходу 19 блока 2 задаетс  необходи- 25 мый набор тестов дл  проверки блока 14. Сигнал с четвертого выхода блока задани  тестов, поступа  на вход формировател  тестовых сигналов 7 и управл ющие входы формирователей 10, 11, разрешает формирование тестовых последовательностей выУстройство работает следующим обра- 30 бранного теста. По сигналу «Конец зом.теста, поступающему с выхода формироваПри включении питани  устанавливаютс  в исходное нулевое состо ние счетчики 4 и 6, блок 3 задани  тестов, формирователь 7 тестовых сигналов, блок 12 сравнени  и триггер 25 (на инверсном выходе устанавливаетс  уровень «1) блока 2 управлени . По выходу 15 блока 2 устанавливаетс : частота обращени  к провер емому блоку 14 пам ти , по выходу 17 и 18 - объем провер емого устройства, по выходу 19, 20 - режим 40 записи в пам ть фоновой информации. Дл  проверки.этого по сигналу «Конец теста блок 3 заПо сигналу «Пуск с выхода 16 блока 2 дани  тестов разрещает запись фона. Сиг- управлени  включаетс  блок синхрониза-нал переноса на п том входе блока 3 пере- ции 1, по выходу которого поступает счет- водит последний в состо ние, соответствую- ный сигнал с периодом равным циклу обра- дг щее разрешению выполнени  собственно

ениого цикла, формирователь данных 10, формирователь кода операции И, блок 12 сравнени , второй коммутатор 13. На фиг. 1 также показаны контролируемый блок 14

23 формировател  удвоенного цикла 9, выходы 24 блока 8 сопр жени . Формирователь 9 удвоенного цикла (фиг. 2) содержит триггер 25 и элемент И 26.

Блок 2 управлени  (фиг. 3) содержит переключатели 27-32, выходы подвижных контактов которых  вл ютс  выходами 15- 20 блока 2 управлени . Вход 33 предназначен дл  подключени  к уровню «1.

35

тел  тестовых сигналов 7, блок 3 задани  тестов разрешает формирование следуюше- го выбранного теста. Сигнал с п того выхода блока 3 задани  тестов блокирует прохождение счетного сигнала на входе счетчика 4 и обращение к блоку пам ти 14 на входе блока 8 сопр жени  на врем  поиска очередного выбранного теста.

Выполнение каждого теста начинаетс  с

тестовой ггрограммы.

щени .

Провер емый полупроводниковый блок пам ти 14 может быть выполнен на микросхемах различной емкости. В св зи с этим адрес блока пам ти 14 формируетс 

тестовой ггрограммы.

На управл ющие входы коммутатора 5 поступают сигналы с выхода формировател  тестовых сигналов 7, причем в зависимости от алгоритма выполн емого теста продвум  счетчиками: 4, формирующим адрес 50 ходит пр мой или инверсный адрес, посту- микросхем, и 6, определ ющим номер мик-пающий на информационные входы коммутатора 5 с первого выхода счетчика 4, либо

росхемы. Причем разр дность счетчика 4 определ етс  максимальной емкостью микросхем пам ти, а счетчика 6 - емкостью провер емой пам ти. Счетчик 4 измен ет свое состо ние по счетному сигналу, поступающему с выхода 23 формировател  9 удвоенного цикла, от нулевого до максимального , вырабатыва  при этом сигналы пере55

фоновый или тестовый адрес, поступающий на входы коммутатора 5 с выхода формировател  тестовых сигналов 7.

В зависимости от алгоритма выполнени  теста с выхода формировател  тестовых сигналов 7 поступает сигнал, блокирующий счетный сигнал в счетчике 4. На информаранного теста. По сигналу «Конец теста, поступающему с выхода формировазаписи в пам ть фоновой информации. Дл  этого по сигналу «Конец теста блок 3 за

тел  тестовых сигналов 7, блок 3 задани  тестов разрешает формирование следуюше- го выбранного теста. Сигнал с п того выхода блока 3 задани  тестов блокирует прохождение счетного сигнала на входе счетчика 4 и обращение к блоку пам ти 14 на входе блока 8 сопр жени  на врем  поиска очередного выбранного теста.

Выполнение каждого теста начинаетс  с

дани  тестов разрещает запись фона. Сиг- нал переноса на п том входе блока 3 пере- водит последний в состо ние, соответствую- щее разрешению выполнени  собственно

тестовой ггрограммы.

На управл ющие входы коммутатора 5 поступают сигналы с выхода формировател  тестовых сигналов 7, причем в зависимости от алгоритма выполн емого теста про

фоновый или тестовый адрес, поступающий на входы коммутатора 5 с выхода формировател  тестовых сигналов 7.

В зависимости от алгоритма выполнени  теста с выхода формировател  тестовых сигналов 7 поступает сигнал, блокирующий счетный сигнал в счетчике 4. На информационные входы формирователей 10 и 11 поступают с выхода формировател  тестовых сигналов 7 код операции и информационное слово. Сигналы с выходов формирователей 10 и II счетчика 6 и коммутатора 5 через блок сопр жени  8 поступают на провер емый блок пам ти 14.

В блоке 12 выполн етс  сравнение считанной из блока пам ти 14 информации с контрольной.

Тесты дл  проверки полупроводниковой пам ти эффективны при максимальном быстродействии.

Задержка сравнени  в блоке 12 может привести к останову устройства по неправильному адресу. Дл  расширени  области применени  устройства путем обеспечени  контрол  пам тей как с высоким, так и с низким быстродействием введен формирователь 9 удвоенного цикла (см. фиг. 2).

При контроле пам ти с временем цикла больше задержки сравнени  в блоке 12 с по- мош,ью переключател  32 блока 2 управлени  (см. фиг. 3) на установочном входе триггера 25 устанавливаетс  уровень «О, что обеспечивает уровень «1 на инверсном выходе последнего. И на первом входе элемента И 26 такое состо ние триггера 25 обеспечивает прохождение тактовых импульсов, вырабатываемых блоком синхронизации 1, на выход 23 формировател  удвоенного цикла 9 и, следовательно, на вход счетчика 4.

В том случае, когда врем  цикла провер емого блока пам ти 14 меньше задержки сравнени  в блоке 12, переключателем 32 блока 2 на входе 22 формировател  удвоенного цикла 9 устанавливаетс  уровень «1. Триггер 25 переходит в счетный режим и на выход 23 формировател  9 проходит каждый второй тактовый импульс, обеспечива  неизменность адреса, информации и управл ющих сигналов в двух смежных циклах обращени  к пам ти.

При этом блок синхронизации 1 посылает необходимые сигналы временной диаграммы в каждом цикле обращени , т.е. частота обращени  к пам ти остаетс  неизменной .

При несравнении считанной из блока 14 пам ти информации с контрольной блок 12 сравнени  формирует сигнал ощибки, который по витс  на выходе блока 12 с учетом задержки, во втором из двух смежных циклов .

Так как в этом цикле адрес, информаци  и управл ющие сигналы, подаваемые на блок 14 пам ти, не измен ютс  по сравнению с первым циклом, останов устройства происходит по правильному адресу с ощиб- кой. На блоке сигнализации (не показан) высвечиваетс  адрес ошибки, режим проверки и информационное слово, что позвол ет определить характер ошибки.

0

5

0

5

0

5

0

5

0

5

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  полупроводниковой пам ти, содержащее блок синхронизации , первый и второй выходы которого подключены к синхровходам соответственно блока сопр жени  и блока задани  тестов, входы признака окончани  записи фона и признака конца теста соединены с одноименными выходами формировате л  тестовых сигналов, выходы данных и кода операции которого подключены к информационным входам соответственно формирователей данных и кода операции, управл ющий вход которых подключен к выходу разрешени  тестировани  блока задани  тестов и к одноименному входу формировател  тестовых сигналов, выходы управлени  адресом которого соединены с управл ющими входа.ми первого коммутатора, информационные входы которого подключены к одноименным выходам первого счетчика адреса и к адресным входам формиро вател  тестовых сигналов, выход блокировки счета и вход признака режима которого соединены соответственно с одноименным первым входом первого счетчика адреса и одноименным выходом блока задани  тестов, выходы управлени  счетом которого подключены к одноименным входам второго счетчика адреса, синхровход которого соединен с выходом второго коммутатора, информационные и управл ющие входы которого подключены соответственно к выходам переполнени  первого счетчика адреса и к выходам задани  емкости провер емых микросхем па.м ти блока сопр жени , информационные входы первой группы которого соединены с выходами первого коммутатора, формирователей данных и кода операции и с информационными выходами второго счетчика адреса, выход переноса которого подключен к первому входу блокировки блока сопр жени  и к входу признака окончани  контрол  блока задани  тестов, выход признака паузы которого соединен с вторым входом блокировки счета первого счетчика адреса и с вторым входом блокировки блока сопр жени , выходы первой группы и информационные входы второй группы которого  вл ютс  соответственно выходами адреса записываемых данных и управлени  н информационными входами устройства, выходы второй группы блока сопр жени  подключены к входам первой группы блока сравнени , входы второй группы которого соединены с выходами формировател  данных, а выход подключен к третьему входу блокировки счета первого счетчика адреса и к входу признака сравнени  блока задани  тестов, входы выбора набора тестов которого соединены с одноименными выходами блока управлени , выходы задани  объема контролируемой пам ти которого подключены к установочным входам второго счетчика адреса , выход пуска и синхровыход блока управлени  соединены с одноименными входами блока синхронизации, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введен формирователь удвоенного цикла, синхровход и выход которого подключены соответственно к второму синхровыходу блока синхронизации и синхровходу первого счетчика адреса, управл ющий вход формировател  удвоенного цикла соединен с выходом управлени  длительностью цикла блока управлени .

   дуие

   21

   28

   53

   777Г

   фие.:5

   25

   25

   23

   ери г. 2

   f6