SU1265859A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  магнитных и полупроводниковых блоков оперативной пам ти. Целые изобретени   вл етс  повьшение достоверности контрол . Устройство содержит генератор, формирователь управл ющих сигналов, счетчик адреса, блок установки адреса, первый и второй, коммутаторы, первый, второй, третий и четвертый блоки индикации , блок сброса, счетчик циклов, блок выбора адреса синхронизации, блок сравнени  адресов и циклов, блок формировани  признака операции, блок управлени  режимами, блок формировани  признака режима, блок задани  начального кода, генератор псевдослучайного кода, первый и второй блоки инверсии данных, формирова-тель признака инверсии данных, блок сравнени  данных, формирователь сигнала опроса, блок пуска, блок коммутации . Б устройстве обеспечиваютс  следующие режимы контрол : однократна  запись с остановом, т жела  запись с многократной инверсной предысторией контроль с чередованием циклов записи и считывани ; формирование тестовой программы; формирование начального кода путем сдвига исходного кода; формирование начального ко .1 fS; да по принципу 1 к исходному коду; Ш ||ет формирование упор доченных кодов .;г га реса; формирование кодов адреса, измен к )щихс  по псевдослучайному закону; формирование теста Бегущий 0,1 в пр мом и обратном пор дке перебора адресов; формирование проверочного Ю кода с инверсией по адресам, циклам а и признаку операции; формирование инверсных кодов по любому выбранному ел адресу; формирование инверсных кодов 00 Ol с псевдослучайным распределением информации , а также диагностические режимы . 18 ил.

Description

1

Изобретение относитс  к вычислительной технике и ав1юматике и может быть использовано дл  контрол  магнитных и полупроводниковых блоков оперативной пам ти.

Целью изобретени   вл етс  повышение достоверности контрол .

На фиг. 1 приведена схема устройства дл  контрол  блоков оперативной пам ти; на фиг. 2 - схема формировател  управл ющих сигналов; на фиг.3 схема счетчика адреса; на фиг. 4 схема блока установки адреса;,на фиг. 5 - схема первого коммутатора; на фиг. 6 - схема блока сброса; на фиг. 7 - схема блока выбора адре.са синхронизации; на фиг. 8 - схема блока сравнени  адресов и циклов; на фиг. 9 - схема блока формировани  признака операции; на фиг. 10 - схема блока управлени  режимами; на фиг.11- схема блока формировани  признака режима; на фиг. 12 - схема блока задани  начального кода; на фиг. 13 - схема генератора псевдослучайного кода; на фиг. 14 - схема первого блока инверсии данных; на фиг, 15 - схема формировател  призна ка инверсии данных; на фиг. 16 - схема второго блока инверсии данных; на фиг, 17 - схема блока сравнени  данных;на фиг, 18 - схема блока пуска , I

Устройство дл  контрол  блоков оперативной пам ти (фиг. 1) содержит генератор 1, формирователь 2 управл ющих сигналов, счетчик 3 адреса, блок 4 установки адреса, первьм 5 и второй 6 коммутаторы, второй блок 7 индикации, блок В сброса,счетчик 9 циклов, блок 10 выбора адреса синхронизации , блок 11 сравнени  адресов и циклов, блок 12 формировани  признака операции, блок 13 управлени  режимами , блок 14 формировани  признака режима, блок 15 задани  начального кода, генератор 16 псевдослучайного кода, третий блок 17 индикации, первый блок 18 инверсии данных, формирователь 19 признака инверсии данных , второй блок 20 инверсии данных, четвертый блок 21 индикации, блок 22 сравнени  данных, формирователь 23 сигнала опроса, блок 24 пуска, блок 25 коммутации, первьй блок 26 индикации , первый управл ющий выход 27 -устройства (выход импульса обращени ), выход 28 синхронизации, второй

658592

управл ющий выход 29 (признак операции ), выход 30 признака неисправное-, ти.

Блоки 12, 13, 14 и 19 со св з ми 5 образуют блок местного управлени . На фиг. 1 показаны также св зи 31-74.

Формирователь 2 управл ющих сигналов фиг. 2) содержит элемент НЕ 75, элемент И-НЕ 76, элемент И 77, D триггер 78, элемент 79 задержки.

Счетчик 3 адреса (фиг, 3) содержит счетчик 80 дешифратор 81,

Блок установки адреса (фиг. 4) содержит коммутирующие элементы 82. 5 Первый коммутатор (фиг. 5) содержит первую 83 и вторую 84 группы - элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,

Блок сброса (фиг. 6.) содержит элемент 85 задержки, элемент И 86, триггер 87, коммутирующий элемент 88, Блок 10 выбора адреса синхронизации (фиг, 7) содержит группу элементов И-НЕ 89, переключатель 90j элемент И-НЕ 91, группу элементов ИСКЛЮ 5 ЧАЮЩЕЕ ИЛИ 92, переключатели 93 и 94, Блок 1I сравнени  адресов и циклов (фиг, 8) содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 95, переключатели 96-99, элементы И-НЕ 100 и 101, эле30 мент И-ИЛИ-НЕ 102, элемент И 103.

Блок 12 формировани  .признака операции (фиг, 9) содержит элементу,И-НЕ 104-107.

Блок 13 управлени  режимами 35 (фиг. 10) содержит коммутирующий элемент 108, триггер 109,

Блок 14 формировани  признака режима (фиг, 11) содержит элементы И-НЕ 110-112, триггер 113, элемент 40 И-НЕ 114,

Блок 15 задани  начального кода (фиг, 12) содержит счетчик 115, элементы И-НЕ 116 и 117, сдвигающий регистр 1 18, элементы И-НЕ 119-121, коммутирующий элемент 122, элемент И-НЕ 123, коммутирующие элементы 124-126.

Генератор 16 псевдослучайного кода (фиг, 13) содержит сумматор 127, коммутатор 1.28, группу элементов И-НЕ 129, регистр-130 числа, коммутирующие элементы 131 и 132, элемент 133 задержки, элемент И 134,

Первый блок 18 инверсии данных (фиг, 14) содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 135-137,

Формирователь 19 признака инверсии данных (фиг, 15) содержит элемент И-ИЛИ 138, коммутирующие элементы 139 и 140, элемент И-НЕ 141, элемент И-ИЛИ-НЕ 142, коммутирующий элемент 143. Второй блок 20 инверсии данных (фиг. 16) содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 144, элемент И 145, коммутирующий элемент 146. Блок 22 сравнени  данных (фиг. 17 содержит группу элементов ИСКЛЮЧАЩЕ ИЛИ 147, группу элементов И 148, эле мент И 149,.элементы И-НЕ 150 и 151 коммутирующий элемент 152, триггеры 153 и 154, элементы И-НЕ 155-158, элемент ИЛИ-НЕ 159, элементы 160 и 161 индикации. Блок 24 пуска (фиг. 18) содержит мультивибратор 162, конденсатор 163, коммутирующий элемент 164, элемент И-НЕ 165, счетчик 166, инвертор ,167, коммутирующие элементы 168 и 169, кнопку )70 пуска, триггер 171, элемент 172 задержки, элемент И-НЕ 173 Устройство работает следующим образом . Режим проверки контролируемого блока пам ти задаетс  коммутирующими элементами 94 (в блоке 10 выбора адреса синхронизации), 108 (в блоке 13 управлени  режимами), 126 (в блоке 15 задани  начального кода) и 169 (в блоке 24 пуска). Однократна  запись с остановом. Дл  работы в этом режиме указанны . коммутирующие элементы устанавливают с  в положение Запись, При этом начальный код теста на выходах 45 блока 15 будет посто нным, равным коду, набранному оператором на комму тирующих элементах 124 в блоке 15 за Дани  начального кода. Блок 13 форми рует сигналы управлени  на выходах 68, 71 и 73 - Лог. Г, а на вь1х6де .72 - Лог.О./. Нулевой потенциал с выхода 72 . поступает на вход 72 блока 12 управлени  режимами, где по этому сигналу формируетс  признак записи единич ного потенциала, который с выхода 29 блока 12 направл етс  на выход 29 устройства и далее в блок пам ти. Кроме того, сигнал с выхода 29 блока 12 поступает на вход 29 второго бло ка 20 инверсии данных, не вызыва  какой-либо реакции в его работе, а также на вход 29 блока 22 сравнени  данных, где при этом запрещаетс  формирование признака ошибки. В блоке 24 пуска в режиме Запись отключаетс  схема автоматического пуска, так как после окончани  записи по всем адресам блока пам ти должен произойти останов без повторных пусков устройства. Затем оператор устанавливает в исходное состо ние следующие узлы (блоки) устройства; в генераторе 16 псевдослучайных кодов выбирает нужный тест проверки (посто нный, сдвиговый или переменный); в генераторе 1 тактовых импульсов устанавличвает требуемый период обращени ; в блоке 4 установки адреса устанавливает требуемую разр дность адреса; в блоке 15 заДани  начального кода набирает нужный исходный код; при необходимости проверки тестом Инверси  по адресам включает коммутирующий элемент 143 в формирователе 19 признака инверсии числа, при этом необходимо врешней перемычкой соеди (нить вход- 33 с тем разр дом адреса на выходе 31 устройства, от которого должна производитьс  инверси  чисел. Затем оператор нажимает кнопку 88 Сброс в блоке 8 сброса. При этом на выходе 49 блока 8 сброса по вл етс  обнул ющий потенциал, которьй устанавливает в исходное -состо ние генератор I тактовых импульсов, формиг рователь 2 управл ющих сигналов, счетчик 3 адреса, генератор 16 псевдослучайного кода и блок 22 сравнени  данных.С выхода 60 обнул щий сигнал поступает в счетчик 9 циклов, в блок 5 задани  начального кода и в блок 24 пуска. Сигналы, снимаемые с выходов-43 и 60 блока 8 сброса, устанавливают в исходное состо ние перечисленные блоки и узлы устройства. Сигналы обнулени  на блоки устройства поступают по разным 1шинам (49 и 60) так как по шине 60 посылаетс  сигнал. только от нажати  кнопки 88, а по шине 49 - как от кнопки 88, так и по импульсу конца цикла, поступающему в блок 8 сброса по входу 59 с выхода переполнени  счетчика 3 адреса. После установки в исходное состо ние блоков и узлов устройства оператор нажимает кнопку 170 в блоке 24 пуска, на выходе 52 которого при этом формируетс  короткий импульс отрицательной пол рности, который с выхода 52 направл етс  в блок 22 сравнени  чи сел, где при этом на выходе 57 снимаетс  сигнал запрета и по вл етс  сигнал разрешени  нулевой пол рности поступающий далее через блок 24 пуска на вход 58 блока 22 сравнени  дан ных, на выходе 53 которого при этом формируетс  единичный потенциал разрешени , поступающий на вход 53 гене ратора 1тактовых импульсов. При то генератор 1 начинает вырабатывать тактовую последовательность, котора  с выхода 50 направл етс  на вход 50 формировател  2 управл ющих .сигналов на выходе 27 которого вырабатываютс  импульсы обращени  к блоку пам ти, а на выходе 51 - тактовые импульсы переключени  счетчика 3 адреса. Таким образом, при каждом переключении счетчика 3 адреса формируетс  новьй код адреса, который.транслируетс  через первьш и второй коммутаторы 5 и 6 адреса на адресные выходы 31 уст ройства. Одновременно с по влением внеочередного адреса на выходе 27 формируетс  импульс обращени , посылаемый в блок пам ти. Кроме того, в блоке 16 псевдослучайного кода формируетс  испытательный код, который транслируетс  через первый блок 18 инверсий числа, где при наличии признака инверсии на входе 48 код числа будет проходить на выход 36 в инверсной форме, а при отсутствии признака инверсии - в пр мом коде. Затем код числа транслируетс  через второй блок 20 инверсии данных (в режиме Запись коды в блоке 20 не измен ютс ) на выходы 32 устройства, и далее испытательный код nocTynai T на ифнормационные входы блока пам ти. При этом происходит запись .этого ко -, да по адресу, поступившему в блок па м ти с выходов 31 устройства. Код числа на выходе 32 устройства может измен ть свое значение при каждом новом обращении в зависимости от выбранного оператором режима рабо ты генератора 16 псевдослучайного кода или от признака инверсии, посту пающего по входу 48 с формировател  19 признака инверсии данных, что обеспечивает динамику смены кодов в отличие от режима статического изменени  испытательного кода в известном устройстве. При достижении макси мального значени  счетчиком 3 адреса на его выходе 59 по вл етс  импульс конца цикла, который поступает в блок 8 сброса, на выходе 61 которого при этом формируетс  импульс,, которьй направл етс  на вход 61 блока 14 формировани  признака режима., в результате чего на выходе 74 блока 14 по вл етс  единичный потенциал окончани  цикла записи, который поступает на вход 74 блока 22 сравнени  чисел, где триггер 154 переключаетс  в положение останова, на выходе 57 по вл етс  потенциал, которьй транслируетс  через блок 24 пуска на вход 58 блока 22 сравнени . При этом на выходе 53 блока 22 по витс  нулевой потенциал , который поступает на вход 53 генератора I тактовых импульсов и останавливает его работу. В блоке 22 сравнени  чисел гаснет элемент индикации НОРМА и зажигаетс  - БРАК, что свидетельствует об окончании цикла записи испытательных кодов в блок пам ти. Далее, в случае необходимости , блок пам ти может вьщерживатьс  без каких-либо воздействий со стороны устройства контрол  дл  проверки устойчивости хранени  информации при отсутствии обращени  к блоку пам ти. После окончани  цикла записи оператор может перевести устройство контрол  в режим циклического считыва .ни . Дл  этого необходимо установить нужную разр дность блока 25 в соответствии с разр дностью блока пам ти, переключить коммутирующие элементы 94 (в блоке 10), 108 (в блоке 13), 126 (в блоке 15) и 169 (в блоке 24) в положение СЧИТ (циклическое считывание). При этом с выхода 68 блока 13 управлени  режимами поступает нулевой потенциал на вход 68 блока 12 формировани  признака операции, обуславливающий нулевой потенциал (признак считывани ) на выходе 29, Затем оператор нажимает кнопку 88 в блоке 8 сброса. При этом, аналогично режиму записи, устанавливаютс  в исходное состо ние блоки и узлы устройства . Затем оператор нажимает кнопку 170 в блоке 24 пуска, после чего, как и в режиме записи, генератор 1 начинает вьфабатывать тактовые импульсы, формирователь 2 формирует сигналы обращени  на выходе 27 к блоку пам ти. Одновременно импульс обращени  поступает на вход 27 блока 23. Счетчик 3 адреса вырабатывает первый код адреса, направленньй через комму- таторы 5 и 6 на адресные выходы 31 устройства и далее на входные адресные шины контролируемого блока пам 71 ти. С выхода 29 блока 12 формировани  признака операции ка вход блока пам ти поступает нулевой потенциал, означающий признак считывани . По импульсу обращени  из блока пам ти считываетс  информаци , котора  была записана в цикуте записи по адресу , код которого в данный момент действует на выходах 31 устройства. При этом считанный из блока пам ти код числа поступает по входам 34 устройства контрол  на первую группу входов блока 22 сравнени  данных, на вторую группу входов 36 которого в это врем  с генератора 16 псевдослучайного кода через первый блок I8 инверсий числа поступает код эталонного (ожидаемого) числа. На входе 29 блока 22 действует нулевой потенциал признака считывани , разрешающий прохождени .результата сравнени  чисел (поступивших в блок 22 на схему 147 сравнени  с входов 34 и 36) на D-вход D-триггера 154 (фиг. 17). С выхода 56 блока 23 в это врем  поступает сигнал опроса схемы сравнени  Он задержан в блоке 23 относительно импульса обращени , поступившего в блок 23 по входу 27, на величину, соответствующую времени задержки информации, считанной из блока пам ти , относительно импульса обращени . Сигнал опроса схемы сравнени  по входу 56 поступает в блок 22 сравнени  чисел на синхровход триггера 154 который записывает (и запоминает) результат сравнени , поступивший на его D-вход. Если сравнение произошло (коды чисел на входах 34 и 36 равны), то в триггер 154 запишетс  1. В этом случае признака неравенства (импульс нулевой пoл pнocти на выходе 30 блока 22 не будет. Единичное состо ние триггера J54 обусловит на выходе 57 нулевой потенциал равенства, который транслируетс  через блок 24 пуска на вход 58 блока 22, что обусловит единичный потенциал на выходе 53, который разрешает продолжить работу генератору 1 тактовых импульсов. Если же в триггере 154 запишетс  О, что свндетехшствует о неравенстве кодов на входах 34 и 36, то на выходе 30 по витс  признак ошибки, а на выходе 57 - единичный потенциал неравенства

который транслируетс  через блок 24 пуска на вход 58 блока 22 и далее через элемент ШШ-НЕ J59 на выход 53

информации в какой-то определенный и посто нный момент времени, но и вести измерение минимального времени 59 в виде нулевого потенциала, которьи направл етс  на вход 53 генератора 1 тактовых импульсов, прерыва  его работу . При этом в блоке 7 индикации кода адреса высвечиваетс  код адреса и признак инверсии, при которых зафиксирована ошибка. В блоке 21 индицируетс  эталонный код, в блоке 17 - начальный код тестовой программы , а в блоке 26 - те разр ды числа, в которых произошло несравнение ожидаемой и считанной информации. При необходимости оператор может в блоке 25 отключить от сравнени  те разр ды , которые высветились в блоке 26 индикации неисправных разр дов при останове и нажатием кнопки 170 в блоке 24 пуска продолжить проверку блока пам ти. Это позвол ет определить количество неисправных разр дов в контролируемом блоке пам ти, не приступа  к диагностике ошибок с целью определени  объема регулировки и оптимального пути локализации и нахождени  ошибки. При отключении неисправных разр дов признак ошибки на выходе 30 блока 22 .сравнени  чисел исчезает, что бывает не всегда удобно при диагностике ошибок с помощью о.сциллографа, когда признак ошибки на выходе 30 нужен дл  ориентировани  на экране осциллографа . В этом случае необходимо подключить неисправный разр д в блоке 25 к схеме сравнени , но так как в этом случае будет происходить останов генератора 1 тактовых импуль сов, то это не позволит наблюдать на осциллографе в периодическом режиме развертки характер неисправности. В этом случае оператор отключает коммутирующий элемент 152 (фиг. 17) в блоке 22. При этом останов отключаетс , но на выходе 30 .будет по вл тьс  признак ошибки в момент ее обнаружени  при непрерывном считывании информации из блока пам ти. Рассмотренный режим работы, в отличии от известного устройства, позвол ет проводить быструю диагностику обнаруженных ошибок . Кроме того, наличие ступенчатой задержки сигнала опроса схемы сравнени  в блоке 23 по отношению к импульсу обращени  с проградуиров нной шкалой задержки позвол ет провер ть не только наличие считанной выборки чиселиз блока пам ти, так . как этот параметр предусматриваетс  в технических характеристиках на блоки пам ти. Режим т желой записи с многократной инверсной предысторией. Этот режим необходим дл  проверки магнитных оперативных запоминающих устройств, дл  которых характерна остаточна  магнитна  предыстори ., св занна  с накоплением намагниченности в ферритовых накопител х. Смысл режима с т желой записью заключаетс  в том, чтобы многократно воздействовать на каждую  чейку пам ти сигнала- js нию ми определенного знака, а затем произвести однократную запись кода противоположного значени  . Это позвол ет вы вить неоптимальные соотношени  сигналов временной диаграммы и токов в цеп х записи и считьша.ние в блоках с магнитными накопител ми информации В устройстве приведенный режим реализуетс  установкой коммутирующих элементов 94 (в блоке 10), 108 (в блоке 13), 126 (в блоке 15) и 169 (в блоке 24) в положение ТЯЖЕЛ. В этом режиме работы сброс в исходное состо ние блоков и узлов и пуск устройства , а также формирование импульса обращени  на выходе 27 и кодов адреса аналогичен рассмотренньм режимами работы. Режим т желой записи отличаетс  от режима однократной записи тем, что в первые 31 циклов записи (цикл - врем  полного перебора значений счетчика 3 адреса в соответствии с .количеством счетных разр дов с вы хода 69 блока 14 формировани  признака режима действует приэнак инвер сии, поступающий на вход 69 первого блока 18 инверсии числа. В результат этого в первые 31 циклов записываетс информаци  в обратном коде. Затем признак инверсии на выходе 69 блока 14 выключаетс  и ведетс  ,один цикл (32-й записи пр мого кода в испытуемый блок пам ти. После этог триггер 119 (фиг. II) в блоке 14 переключаетс  по положительному фронту импульса с выхода дешифратора 110 в единичное состо ние, вызыва  по вление единичного потенциала на выходе 74 и нулевого - на выходе 54, которы направл ютс  в блок 22 сравнени  чисел, а затем, как и в режиме однократной записи, через блок 24 пуска обуславливают по вление признака 1 5910 останова (.нулевого потенциала) на выходе 53, который направл етс  на вход 53 генератора 1 тактовых импульсов и останавливает его работу. В блоке 22 (фиг. 17) при этом гаснет элемент 161 индикации НОРМА, зажигаетс  элемент 160 - БРАК, что означает окончание режима т желой записи, при котором бьш произведен 31 цикл записи в испытуемый блок пам ти информации обратного кода и один цикл пр мого кода. Это означает, что кажда   чейка магнитного накопител  была подвергнута 31 раз намагничиваодного знака, а затем один раз намагничиванию противоположного знака . После этого устройство контрол  может быть переведено в режим считывани  (см. описанный режим считывани ). Если при этом ошибок в считанной информации нет, то это свидетельствует об оптимальном сочетании временной диаграммы сигналов управлени  и токов записи и считывани  в магнитном блоке пам ти. Введение режима контрол  т желой записью расшир ет область использовани  предлагаемого устройства по сравнению с известным . I Режим контрол  с чередованием циклов записи и считьгаани . Дл  работы в этом режиме коммутирующие элементы 94 (в блоке 10), 108 (в блоке 13), 126 (в блоке 15) и 169 (в блоке 24) устанавливаютс  в положение ЗАП./СЧИТ. Цикличность работы определ етс  положением коммутирующего/элемента 139 в формирователе 19 признака инверсии данных. При установке элемента 139 в положение 2 устройство работает на 2 цикла - в первом осуществл етс  запись проверочных Кодов по всем адресам, а во втором - считывание со сравнением и фиксацией ошибок, и дгшее процесс контрол  повтор етс . При .установке коммутирующего элемента 139 в положение 8 устройство работает на 8 циклов - в первом производитс  запись проверочных кодов в блок пам ти, а в следующих 7 циклах - считывание со сравнением и фиксацией ошибок, и затем процесс повтор етс . При этом реализуетс  проверка работоспособности блока пам ти тестом Разрушение считыванием, так как далее следуют еще 6 циклов считывани  с проверкой сохранности информации после предыдущего считывани . Особенно это важно дл  блоков пам ти с регенерацией информации, разрушающейс  в магнитном накопителе при считывании. В исходное состо ние устройство приводит с  нажатием кнопки 88 в блоке 8 сбро са. При этом блоки и узлы устройства устанавливаютс  в начальное состо ни как и в рассмотренных режимах контро л . На входы 68, 71 и 72 блока 12 . формировани  признака операции посту пают с соответствующих выходов блока 13 управлени  режимами разрешающие единичные потенциалы. Режим формировани  признака опера ции в блоке 12 зависит от цикличност работы, определ емой, как указывалос коммутирующим элементом 139 в формирователе 19. Допустим, элемент 139 установлен в положение 2, в этом случае на вход 70 из блока 19 поступает нулевой потенциал, запрещающий прохождение сигналов через элементы И-НЕ 105 и 106 в блоке 12. При этом на дешифратор 104 признака операции поступают сигналы только с первого разр да счетчика 9 циклов (по входу 35.1). В первом цикле со счетчика 9 циклов по входу 35.1 приходит нуле вой потенциал, который обуславливает на выходе 29 блока 12 единичный потенциал , т.е. признак записи, направ л ющийс  с выхода 29 устройства на вход блока пам ти и в блок 22 сравнени  данных.В блоке 22 в цикле Запись запрещаетс  сравнение информации . После перебора всех значений счетчиком 3 адреса (т.е. окончани  записи по всем адресам) импульс пере полнени  со счетчика 3 адреса поступает , на вход 59 блока 8 сброса. При этом на выходе 61 .блока 8 сброса по витс  импульс, который поступает в счетчик 9 циклов и переключает его в состо ние I, т.е. первый разр д будет находитьс  в положении 1, а остальные 2-5 разр ды - в положении О, В этом случае на вход 35.1 блока 12 поступит единичный потенциал , который обусловит по вление нулевого потенциала (признак считывани  ) на выходе 29 блока 12, который посылает на выход 29 устройства и. перекл}очает блок пам ти в режим считывани , одновременно разреша  бдоку 22 производить сравнение считанной и эталонной информации с фиксацией ошибок. После завершени  цикла считы вани  (если ошибки в блоке 22 сравнение данных не зафиксированы) снова начинаетс  цикл записи и работа повтор етс . Если при считывании в каком-либо адресе фиксируетс  ошибка, то блок 22 при взаимодействии с блоком 24 пуска формирует сигнал нулевой пол рности на выходе 53, которьй, поступа  в генератор 1 тактовых импульсов , останавливает его работу. При этом в блоках индикации 7,17,21 и 26 высвечиваютс , соответственно, код адреса, начальный код тестовой программы, код эталонного числа и номера неисправных разр дов. При нажатии кнопки 170 в блоке 24 пуска устройство -продолжит контроль до следующего адреса с неверно считанной из блока пам ти информацией. Если в формирователе 19 коммутирующий элемент 139 установлен в положение 8, то на вход 70 блока 12 формировани  признака операции поступает единичный потенциал, разрешающий прохождение сигналов второго и третьего разр дов счетчика 9 циклов, поступающих По входам 35.2 и 35.3 через элементы ИНЕ 105 и 106 (фиг. 9) на входы дешиф ратора 104. При этом в первом цикле работы на выходе 29 блока 12 будет единичный потенциал - признак записи , а в циклах с второго по восьмой, в соответствии с кодами счетчика 9 циклов, будет нулевой потенциал, т.е. на выходе 29 будет признак считывани  , Рассмотренные режимы циклического чередовани  операций записи и считывани  имеют принципиальное отличие от режима проверки блоков пам ти в известном устройстве, выражающеес  в том, что коды адреса измен ютс  с максимальной частотой, предусмотренной техническими характеристиками на данный блок пам ти. Кроме того проверочные коды на выходах 32 устройства могут измен тьс  в каждом новом адресе по программе, выбранной оператором. Это обеспечивает комбинированную проверку блока пам ти на максимальное быстродействие при одновременной проверке блока пам ти на кодовую устойчивость и на устойчивость к разрушению информации считыванием . Формирование тестовой программы. Проверочные коды данных, посылаемые в испытуемый блок, формируютс 

при взаимодействии блока 15 задани  начального кода, генератора 16 псевдослучайных кодов и первого блока 18 инверсий числа.

Кодовые комбинации могут формироватьс  как с посто нным, так и с переменным начальным кодом.

Режим формировани  проверочных кодов в генераторе 16 псевдослучайных кодов при посто нном начальной коде устанавливаетс  оператором с помощью коммутирующих элементов 90 (в блоке Ю), 122 и 125 (в блоке 15), которые в этом случае должны быть установлены в положение ПОСТ, (посто нный начальный код). Далее оператор набирае нужный код числа на коммутирующих элементах 124 (фиг. 12) блока 15 задани  начального кода и при нажатии кнопки 88 (фиг. 6) в блоке 8 сброса вводит этот код в блок 15, с выходов 45 которого этот код поступает в генератор 16 псевдослучайного кода, где в зависимости от теста, установленного оператором с помощью коммути рующих элементов 131 и 132 (фиг. 13) и формируетс  тестова  программа. Если элементы 131 и 132 установлены в положение ПОСТ., то этот код с приходом сигнала начальной установки, поступающего по входу 49 в генератор 16 псевдослучайного кода, переписываетс  в регистр числа 130 и по вл етс  на выходах 42 и затем направл етс  через первый блок , 18 инверсии данных на входы 36 блока 22 сравнени данных и далее через второй блок 20 инверсии чисел - на выходы 32 устройства и затем на информационные входы блока пам ти. В этом режиме, работы блока 15 задани  начального кода и генератора 16 псевдослучайного кода информаци  на их выходах 45 и 42.остаетс  посто нной во всех адресах и циклах проверки и может изменитьс  лишь переключением коммутирующих элементов 124 в блоке 15 задани  начального кода,

. Лри установке коммутирующих, элементов 131 и 132 в генераторе 16 псевдослучайного кода в положение СДВИГ, (сдвигающий код) на выходах. 42 генератора б формируютс  проверочные коды, измен ющиес  при каждом новом обращении к блоку пам ти, путем сдвига начального кода, поступившего по входам 45, на один разр д в сторону старших разр дов с кольцевым

переносом из старшего в младший разр д . Этот режим позвол ет формироват тесты типа Бегуща  1 или О по разр дам информационного слова или тест Шахматньй код (т.е. чередующийс  код 1010...10 со смещением.по адресам ) или двигающиес  тесты с произвольным начальным кодом, установленным в блоке 15 задани  начального кода. Тест Бегуща  1 или О по разр дам повзол ет вы вл ть кодовую неустойчивость блоков пам ти при воздействии на один из информационных разр дов сигналом одной пол рности, а на другие - сигналами противоположного знака со смещением 1 (О) при каждом новом обращении. Тест Шахматный код вы вл ет межразр дные вли ни  в магнитных накопител х При установке коммутирующих элементо 131 и 132 в положение ПЕРЕМ. (переменньй или псевдослучайньш код) на выходах 42 генератора 16 формируютс проверочные коды, измен ющиес  при каждом новом обращении по псевдослучайному закону. Псевдослучайные коды обеспечивают проверку блоков пам ти в услови х, аналогичных реальным, существующим в услови х обмена информацией между ЦВМ и блоком пам ти. Псевдослучайные коды позвол ют вы вл ть наиболее т желые кодовые комбинации дл  каждого конкретного блока пам ти. Недостатком рассмотренного псевдослучайного режима формировани  кодов при посто нном начальном коде на входах 45 генератора 16  вл етс  то, что по окончании полного этапа проверки блока пам ти - под этапом следует понимать 2 цикла (один - записи и один - считывани  при цикличности работы 2) или 8 циклов (один цикл записи и семь - считывани  при цикличности работы устройства 8) запись информации в блок пам ти в следующем цикле записи будет в каждом адресе точно повтор ть информацию , записываемую в тех же адресах предьщущего этапа проверки, т.е. информаци  в каждом данном адресе остаетс  неизменной на разных этапах проверки. Дл  поэтапной смены информации необходимо измен ть начальный код тестовой программь на входах 45 генератора 16 псевдослучайного кода. Это осуществл етс  в блоке 15 задани начального кода.

Режим формировани  начального кода путем сдвига исходного кода. 15, Дл  работы в этом режиме оператор устанавливает коммутирующие элементы 122 и 125 в блоке 15 задани  начального кода (фиг. 12) в положение РгС (сдвиговый регистр). Затем оператор набирает нужный исходньш код на коммутирующих элементах 124 и нажатием кнопки 88 в блоке 8 сброса вводит ис ходный код в счетчик 115 исходных ко дов и в сдвигающий регистр 118 в блоке 15 задани  начального кода). При этом на выходах 45 будет начальный код первой тестовой программы. После пуска(нажатием кнопки 170 в блоке 24 пуска) начинаетс  формирова :ние проверочных кодов в генераторе 16 псевдослучайных кодов в зависимости, от выбранного-оператором вида теста, установленного в генераторе 16. Проверочные коды,  вл ющиес  производными от начального кода на входах 45 генератора 16,формируютс  в течение 32 полных циклов проверки блока пам ти, после чего по входу 35.5 блока 15 задани  начального кода постулит отрицательный фронт перепада потенциалов (так как счетчик 9 циклов 5-разр дньш), который, попада  на синхровход сдвига сдвигающего регистра сдвинет информацию в нем на один разр д в сторону старших разр дов. После этого генератор 16 псевдослучайного кода будет форми ровать новые проверочные коды в тече ние .следующих 32 полных циклов проверки блока пам ти, после чего снова произойдет сдвиг начального кода на выходах 45 блока 15 задани  начально го кода. Таким образом, обеспечивает с  автоматическа  смена информации в каждом адресе в последующих 32 цик лах контрол  по отношению к коду числа в том же адресе в предыдущих i32 циклах проверки блоков пам ти. Режим формировани  начального кода по принципу +1 к исхбдному коду Дл  работы в этом режиме оператор устанавливает коммутирующие элементы 122 и 125 в блоке 15 задани  начального кода в положение СЧ.ИК (счетчик исходных кодов). Затем набирает нужный исходный код на коммутирующих элементах 124 и нажатием кнопки 88 (в блоке 8 сброса) вводит этот код в счетчик 1 15 исходных ijoдов и в сдвигающий регистр 118. При этом на выходах 45 будет начальный код первой тестовой програм1«л, После 5916 . пуска устройства начинаетс  формирование проверочных кодов в генераторе 16 псевдослучайных кодов в зависимости от выбранного оператором вида теста , установленного в генераторе 16. Проверочные коды,  вл ющиес  производными от начального кода на входах 45 генератора 16, формируютс  в течение 32 полных циклов проверки блока пам ти. Причем после 16 циклов на вход 35.5 блока 15 задани  начального кода поступит положительный фронт перепада потенциалов, который, пройд  через элемент И-НЕ 1.16, поступит в виде отрицательного фронта на вход +1 счетчика 115 исходных кодов и переключит его в очередное состо ние, а на вход С2 сдвигающего регистра 118 в это врем  поступит положительный Фронт, который не измен ет состо ни  сдвигающего регистра М 8. После следующих 16 циклов контрол  (32-й цикл) по входу 35.5 поступит отрицательный фронт перепада потенциалов, который не измен ет состо ни  счетчика 115 и исходных кодов, но записывает новую информацию в сдвигающий регистр 118, поступившую на его Dвходы с выходов счетчика 115 исходных кодов. В результате на .выходах 45 по витс  новый начальный код другой тестовой программы, отличающийс  от прежнего начального кода на +1. Таким образом, каждые 32 цикла проверки блока пам ти на выходах 45 блока 15 будет измен тьс  начальный код тестовой программы на +1 по отношению к исходному коду, набранному на коммутирующих элементах 124 блока 15 задани  начального кода. Формирование начального кодана входах 45 генератора 16 псевдослучайного кода по принципу перебора всех возможных значений позвол ет вырабатывать в автоматическом режиме псевдослучайную последовательность при установке элементов 131 и 132 в генераторе 16 в положение ПЕРЕМ. со всеми возможными кодовыми комбинаци ми в каждом адресе блока пам ти. Это обеспечивает проверку блоков пам ти в автоматическом режиме на кодовую ; устойчивость при максимальной частоте смены адресных и проверочных кодов. . Рассмотренный режим формировани  начальных кодов позвол ет находить наиболее т желые кодовые комбинации л  каждого конкретного блока оперативной пам ти. При нахождении такого начального кода, который высвечивает с  в блоке 17 при останове по обнару женной в блоке пам ти ошибке, необходимо набрать его на коммутирующих элементах 124 блока 15, переключить ко 1мутирующие элементы 122 и 125 в положение ПОСТ. При этом начальный код на входах 45 генератора 16 псевдослучайного кода не будет мен ть своего значени  во всех циклах проверки . Затем оператор вы сн ет причи ны неустойчивой работы блока пам ти при записи кодами данной тестовой последовательности, Проверочные коды, формируемые в блоках 15 и 16 устройства, записываютс  в блок пам ти по адресам, которые формируютс  с упор доченным пор дком следовани  или с псевдослучайным в зависимости от режима, выбранного оператором. Формирование упор доченных кодов адреса. Дл  работы в этом режиме формировани  адресов коммутирующие элементы во втором коммутаторе 6 адреса устанавливаютс  в положение, обеспечиваю щее трансл цию кодов адреса с выхода 41 первого коммутатора 5 адреса на выходы 31 устройства. Перед пуском устройства оператор устанавливает на коммутирующих элементах 82 блока 4 установки адреса необходимую разр дность счетчика 3 адреса в соответствии с информационной емкостью испытуемого блока пам ти. Так, например дл  проверки блоков пам ти емкостью 8К слов необходимо коммутирующие эле менты 82 (фиг. 4) с 1-го по 13-й установить в положение СЧЕТ., а осталь , ные (14-й, 15-й, 16-й) - в положение О. При этом на часть входов (с 1-г по 13-й) группы входов 40 счетчика 3 адреса (фиг. 3) с соответствующих выходов 40 блока 4 установки адреса поступают единичные потенциалы, а на 14-й, 15-й и 16-й входы-группы входов 40 - нулевые. Следовательно, первые i 3 разр дов счетчика 3 адреса будут работать в счетном режиме а остальные установлены в единичное . состо ние, С выходов 38 (с 1-го по 13-й) блока 4 установки адреса единичные потенциалы поступ т на соответствующие входы 38 первого коммутатора 5 адреса (фиг. 5), а на остальные входы (14-й, 13-й и 6-й) 59« группы входов 38 поступ т нулевые потенциалы. В результате на первых 13 выходах группы выходов 41 первого коммутатора 5 адреса будут сигналы, соответствующие сигналам на соответствующих выходах 39 счетчика 3 адреса при работе его в счетном режиме при поступлении тактовых импульсов по входу 51, а на остальных (14-м,15-м и 16-м) выходах будут нулевые потенциалы в соответствии с положением коммутирующих элементов 82 в блоке 4 установки адреса. Если же какие-либо коммутирующие элементы 82 в блоке 4 установки адреса будут установлены в положение 1, то на соответствующих выходах из группы выходов 41 первого коммутатора 5 адреса будут потенциалы 1. Таким образом , положение коммутирующих элементов 82 в блоке 4 установки адреса определ ет форму сигналов на выходах 41 первого коммутатора 5 адреса, т.е. установка любого разр да блока 4 установки адреса в положение О обуславливает на соответствующем выходе 41 нулевой потенциал, установка коммутирующих элементов 82 в блоке 4 адреса в - на соответствующих выходах 41 первого коммутатора 5 адреса единичньй потенциал, а на выходах 41 остальных разр дов будут потенциалы переключени  счетных разр дов счетчика 3 адреса независимо от количества и места расположени  разр дов, зафиксированных в положение 1 или О путем yctaнoвки в указанные положени  соответствующих коммутирующих элементов. Так формируютс  коды адреса в режимах работы с возрастающим пор дком выбора адресов . Если,же в устройстве оператором выбран контрольный тест проверки блока пам ти Бегущий 0,1 (по адресам), то в определенной части циклов конгрол . Подробнее режим проверки тестом Бегущий 0,1 будет рассмотрен. На вход 4 первого коммутатора 5 адреса поступит признак инверсии в виде единичного потенциала. При этом коды адреса со счетчика 3 адреса будут проходить, через коммутатор 5 адреса в инверсной форме, что будет соответствовать убывающему, но упор доченному пор дку формировани  ко ДОН адреса, которые транслируютс  затем через второй коммутатор 6 адреса на выходы 31 устройства и далее на 19 адресные входы провер емого блока пам ти. Предложенна  схема формировани  кода адреса в отличие от известного устройства позвол ет устанавливать каждый разр д адреса в любое из трех состо ний - 1, О или Счет. Это дает возможность провер ть блоки пам ти различной емкости, отключа  лиш ние разр ды с помощью коммутирующих элементов 82 в блоке 4 установки адреса . Кроме того, такое построение позвол ет осуществл ть оперативную диагностику неисправностей путем уменьшени  массива провер емых адресов в блоке пам ти, устанавлива  определенные коммутирующие элементы 82 в блоке 4 установки адреса в положени , высвечиваемые в блоке 7 индикации адреса при останове по несравнению считанной и эталонной информации . Это позвол ет быстро выйти на определенный неисправный адрес или минимальный массив адресов блока пам ти, при котором фиксируетс  ошиб ка. Формирование кодов адреса, измен ющихс  по псевдослучайному закону. Дл  работы в этом режиме коммутирующие элементы во втором коммутаторе 6 остаютс  в положении, транслирующем коды с выходов 42 генератора 16 псевдослучайных кодов на адресные выходы 31 устройства. В блоке 5 задани  начального кода коммутирующие элементы 122 и 125 устанавливаютс  в положение СЧ.ИК (счетчик исходных кодов), все коммутирующие элементы 124 устанавливаютс  в положение О, В генераторе 16 псевдослучайного кода коммутирующие элементы 131 и 132 должны быть установлены в положение ПЕРЕМ, Затем устройство пускаетс  в работу. Режим формировани  адресов при этом аналогичен предьщущему режиму с той лищь разницей, что послезавершени  каждых 32 циклов работы начальный код в блоке 15 измен етс  не путем сдвига исходного кода, набранного на коммутирующих элементах 124, а путем изменени  исходного кода на +1. При этом пор док формировани  начальных кодов имеет упор доченную структуру. Формирование теста Бегущий 0,1 в пр мом и обратном пор дке перебора адресов. Дл  работы в этом режиме оператор устанавливает коммутирующие элементы 90 (в блоке 10), 122 и 125 (в блоке 15) в положение БЕГУЩ., элементы 94 (в блоке 10), 108 (в блоке 13), 126 (в блоке 15) и 169 (в блоке 24) в положение ЗАП/СШГГ., элементы 131 и 132 в генераторе 16 - в положение ПОСТ., элемент 139 (в формирователе 19) - в положение 8, элемент 140 (в формирователе 19) - в положение ИНВЕРС. ЦИКЛ., все элементы 93 (в блоке 10) - в положение О. В блоке 15 задани  начального кода коммутирующие элементы 124 устанавливаютс  в положение 1 или соответстВИИ с информационной емкостью провер емого блока пам ти, например, дл  блока пам ти емкостью 8К слов в блоке 15 необходимо первые 13 коммутирующих элементов установить в положение О, а остальные с 14-го по 20-й - в положение 1. В блоке 4 установки адреса первые 13 коммутирующих элементов 82 при этом должны быть установлены в положение СЧЕТ, а 14-й, 15-й и 16-й элементы 82 в положение 1. Рассмотрим работу устройства при проверке блока оперативной пам ти емкостью 8К слов в режиме Бегущий 0,1. В первом такте работы первого цикла проверки блока пам ти с выходов 31 второго коммутатора 6 адреса О поступает код с в первых тринадцати разр дах и с 1 в 14-м, 15-м И 16-м разр дах на выходы 31 устройства и на входы 31 блока 11 сравнени  адресов и циклов. При этом с выходов 44 и 45 код числа с О в первых 13 разр дах и I в остальных 14-20 разр дах направл етс , соответственно , на входы 44 блока 10 выбора адреса синхронизации и на входы 45 генератора 16 псевдослучайного кода. С выходов 42 генератора 16 код числа без изменени  поступает ка входы 42 первого блока 18 инверсии числа. С выходов 43 блока iO выбора адреса синхронизации начальный код в инверсном виде поступает в блок 11 сравнени  адресов и циклов. При этом на обоих входах 31 и 43 схемы 95 сравнени  в блоке I1 будут противоположные значени  на всех разр дах, что соответствует равенству кодов на входах 31 и 43. При этом на выходе 28 блока II будет нулевой потенциал, а на выходе 47 - единичный (признак равенства). С выхода 47 признак ра21 венства поступает в первый блок 18 инверсии числа на вход 47. По этому признаку код числа в блоке 18 инвертируетс  и в таком виде поступает на входы 36 блока 22 сравнени  чисел, а также через второй блок 20 инверсии числа направл етс  через выходы 32 и информационные входы блока пам ти. Таким образом, при равенстве кодов (пр мого и обратного) на входах 31 и 43 блока 11 сравнени  информаци  на информационные вхо ды блока пам ти поступит в инв.ерсном .виде и будет записана в блок пам ти в нулевой адрес. При следующем обращении с выходов 31 второго коммутатора 6 адреса поступит первьй код адреса, .который направл етс  на адресные выходы устройства и на входы 31 блок-а 11 сравнени , а на входах 43 будет по-прежнему начальный код, поступающий с выхо дов 44 блока 55. При этом блок 11 зафиксирует неравенство, т.е. на выходе 47 признак инверсии исчезнет и первый блок 18 инверсии чисел пропустит код числа на выходы 36 в пр мом виде, который через второй блок 20 инверсии пройдет на информационные входы блока пам ти и по импульсу обращени  запишетс  в него. В дальнейшем по мере переключени  разр дов счетчика 3 адреса блок 1I будет фиксировать неравенство значений на вхо дах 31 и 43, в результате чего на его выходе 47 признака равенства не будет и все последующие коды будут проходить в блок пам ти и записывать с  в пр мом коде. Пожгла цикла записи начнетс  цикл считывани . Снова в нулевом адресе сформируетс  на выходах 36 блока 18 инверсный код, который поступает на входы 36 блока 22 сравнени  чисел. По импульсу обращени  из блока пам ти выводитс  число, которое поступает по входам 34 в блок 22, где оно сравниваетс  с эталонным на входах 36. В случае неравенства происходит останов с индикацией кода неисправно го адреса, цикла признака инверсии, эталонного кода и неисправных разр дов . При равенстве кодов на входах 34 и 36 блока 22 сравнени  чисел уст ройство переходит к следующему такту и провер ет правильность считывани  числа из блока пам ти по первому адресу . При этом все считанные в адре5922 сах с 1-го по п-1 (в нашем случае ) числа должны быть в пр мом коде по отношению к числу нулевого адреса, где бьша записана инверсна  Информаци , так осуществл етс  семь циклов считывани  с целью проверки блока пам ти на неразрушаемость информации при многократном считывании. При завершении каждого цикла контрол  счетчик 9 циклов переключаетс  в очередное состо ние. После завершени  8-го цикла контрол  (-запись и 7-считывание на четвертом выходе 35.4 из группы выходов 35 счетчика циклов по витс  единичный потенциал, поступающий на вход 35.4 формировател  19 признака инверсии числа, на выходе 48 которого при этом по витс  признак инверсии, который, попада  на вход 48 первого блока 18 инверсии числа, обусловит прохождение кодов через него с входов 42 на выходы 36 в инверсном виде в следующих 8 циклах работы по отношению к предыдущим В циклам. После окончани  16-го цикла на п том выходе 35.5 группы выходов 35 счетчика 9 циклов по витс  единичный потенциал, который поступает на вход 35.5 блока 10 выбора адреса синхрог низации, в результате чего коды на выходах 43 будут иметь инверсное значение , а на выходе 64 по вл етс  признак инверсии {единичный потенциал), который поступает в первый коммутатор 5 адреса. При этом коды адреса через первый коммутатор 5 адреса будут проходить в инверсном виде, что обусловит выборку чисел из блока пам ти в обратном (убывающем пор дке) в течение следующих 16 циклах контрол . После окончани  32-го цикла контрол  блок 15 задани  начального кода переключит свое состо ние на +1. Новый код поступит через блок 10 на входы 43 блока 11 сравнени  адресов и циклов. В этом случае при прохождении нулевого адреса, код которого содержит О в первых 13 разр дах (дл  блока пам ти емкостью 8192), схема сравнени  в блоке 11 не зафиксирует равенство и в отличие от первых 32 циклов работы при нулевом адресе признака и вepcии на выходе 47 не будет. Следовательно, в нулевом адресе проверочна  информаци  будет записана в блок пам ти в пр мом коде. Затем счетчик 3 адреса сформирует код первого адреса, который поступит через коммутаторы 5 и 6 на адресные выходы 31 устройства и на вход- 31 . блока II сравнени  адресов и циклов. Схема сравнени  в блоке 11 при этом зафиксирует равенство и на выходе 47 по витс  признак инверсии. Следовательно , в следующих 32 циклах будет провер тьс  устойчивость записи, хра нени  и считывани  информации в первом адресе блока пам ти при воздейст вии на все другие адреса кодами инверсного содержани  по отношению к коду первого адреса при пр мом -и обратном пор дкеследовани адресой7 В третьих 32 циклах работы будет провер тьс  устойчивость 2-го адреса затем 3-го и т.д. до тех пор, пока все адреса не пройдут проверку на устойчивость работы в режиме Долбление по другим адресам кодами противоположного значени . Следует отметить , что в отличие от известного устройства испытательные кодь1, запи.сываемые в блок пам ти в режиме Бегущий 0,1, мен ют свое значение каж дые 32 цикла, что обеспечивает проверку не только адресной части блока пам ти, но и разр дной. Така  комбинированна  проверка позвол ет вы вл ть более сложные дефекты блоков па м ти, котррые обнаруживаютс  при раздельной проверке адресной части тестом Бегущий 0,1,а разр дной тест-ом с нарастающим значением записываемой информации в два этапа. Формирование проверочных кодов с инверсией по адресам, циклам и признаку операции. В устройстве предусмотрены режимы контрол  блоков пам ти инверсными кодами (помимо инверсных кодов в режиме т желой записи и инверсий в режиме проверки тестом Бегущий 0,1 которые позвол ют обнаруживать и локализовать определенный класс ошибок более простым путем, чем-сложньШ и. дпительный тест Бегущий 0,1. Тест проверки с инверсией кодов по адреса заключаетс  в том, что проверочные коды, посылаемые в блок пам ти с выходов 32 устройства, инвертируютс  от адреса к адресу или через 2 адреса , через 4,8 и т.д., т.е. через К адресов, где , ,2.. . 1б .(16.максимальна  разр дность счетчика 3 адреса в опытном образце устройства) Дл  реализации режима инверсии по ад ресам необходимо включить коммутирую ций элемент 143 в формирователе 1 признака инверсий числа (фиг. 15) в положение ИНВЕРС. АДРЕС- и соединитьвнешней перемычкой вход 33 формировател  19 с тем разр дом адресной шины 31 устройства, от которого.необходимо получить инверсии чисел) Так, например, если соединить вход 33 с первым выходом группы адресных выходов 31, то признак инверсии будет по вл тьс  на выходе 48 формировател  19 через адрес - в нечетных адресах , т.е. в 1,3,5 и Т;Д-. , а в четных адресах 0,2,4,6 и т.д. признака инверсии на выходе 48 формировател  19 не . Признак инверсии поступает на вход 48 первого блока 18 инверсии чисел и обуславливает прохождение кода через него с входов 42 на выходы 36 в инверсном виде. Следовательно, в нечетньк адресах на выходы 32 уст .ройства будут поступать инверсные коды, а в четных - пр мые. Если же вход 33 формировател  19 соединить с вторым выходом -из группы адресных выходов 31, то признак инверсии на выходе 48 будет по вл тьс  через два адреса, т.е. в 2,3,6,7 и т.д..адресах , а в других адресах, т.е. 0,1,4,5 и т.д., признака инверсии не будет, Это обусловит формирование,,, соответственно , инверсных и пр мых проверочных кодов в указанных адресах на выходах 32 устройства. Таким образом, соедин   вход 33 формировател  19 с любым из 16 выходов группы адресш 1Х выходов 31, можно получить 16 различных программ формировани  инверсных кодов. Эти коды характерны тем, что позвол ют быстро обнаруживать дефекты в микросхемах полупроводниковых накопителей типа двойна  (или п-кратна ) выборка кpиcтaJйla. Тест проверки блоков пам ти кодами с .инверсией по циклам заключаетс  в смене информации на обратную через 2 или 8 циклов в зависимости от положени  коммутирующего элемента 139 в формирователе 19 признака инверсии числа. При этом каждые 2 цикла (или 8 циклов) будет формироватьс  призрак инверсии на выходе 48. При одновременном включении коммутирующих элементов 140 и 143 на выходе 48 будет формироватьс  признак комбинированной инверсии (по адресам и циклам). Тест проверки блоков пам ти кодами с инверсией по признаку операции Тест хар.актеризуетс  тем,что при операции Считывание с выходов 32 устройства на входные информационные шины блока пам ти поступают кодь инверсного содержани  по отношению к ожидаемому коду, которьш считываетс  из блока пам ти и направл етс  по входам 34 в блок 22 сравнени  чисел. Тест реализуетс  включением коммутирующего элемента 146 во втором блоке 20 инверсии числа в положение ИНВЕРС Рз. Сч. (инверси  разр дов записи пр считывании). В этом случае при по- ступлении на вход 29 второго блока 2 инверсии числа нулевого потенциала (лризнак считывани ) эталонньш код с входов 36 транслируетс  на выходы 32 в инверсном виде, а при наличии признака записи (единичный потенциал) на входе 29 код эталонной информации транслируетс  через блок 20 без изменени  . Формирование инверсных кодов по любому выбранному адресу. Этот режим характеризуетс  тем, что оператор может по своему усмотре нию выбрать любой адрес блока пам ти в котором информаци  будет записыватьс  и считыватьс  из него в инверсном коде по отношению ко всем ос тальным адресам. Этот режим считаетс  диагностическим и используетс  в случае обнаружени  ошибок тестом ,, Бегупщй 0,1. Дп  реализации режима оператор устанавливает коммутирующий элемент 90 в блоке 10 выбора адреса синхронизации в положение СЧ. ИК. или РгС. 1ш1к ПОСТ, (в зависимое ти от режима формировани  начальных кодов блока 15), а на коммутирующих . элементах 93 набирает код адреса, в котором требуетс  записывать инфор мацию в блок пам ти в инверсном коде В формирователе 19 коммутирующий эле мент 143 включаетс  в положение ИНВЕРС.АДРЕС. Затем оператор соедин ет внешней перемычкой выход 28 бло ка I1 сравнени  адресов и циклов и вход 33 формировател  19 признака ин Bepctm числа, а коммутирующие элемен ты 96-98 устанавливает в положение, соответствующее коду номера г(икла, в котором будет производитьс  инверси  числа в выбранном адресе. Коммутирующий элемент 99 при этом должен быть установлен в положение 1 (т.е 59 26 в этом разр де схемы 95 сравнени  фиксируетс  наличие признака инверсии , поступившего по входу 65). В этом случае при контроле блока пам ти во врем  прохождени  выбранного адреса, код которого попадает по входам 43 на схему 95 сравнени  блока 11, на выходе 28 сформируетс  признак инверсии (единичный потенциал), который , попада  на вход 33 формировател  19, обусловит на его выходе 48 признак инверсии, которьй направл етс  на вход 48 первого блока 18 инверсии числа. В результате этого код эталонного числа в выбранном адресе транслируетс  через блок 18 с входов 42 на выходы 36 в инверсном виде. При прохождении любых других адресов или в других циклах, не выбранных оператором, блок II сравнени .адресов и циклов выдает на выходе 28 нулевой потенциал (т.е..признака сравнени  нет), который, попада  на вход 33 ,. формировател  19, обуславливает на выходе 48 нулевой потенциал, свидетельствующий об отсутствии признака инверсии, который поступает на вход 48 первого блока 18 инверсий нисла, в результате этого числа с входов 42 транслируютс  через блок 18 на входы 36 в пр мом коде. Рассмотренный тест позвол ет исследовать устойчивость работы любого из адресов в определенном цикле при воздействии на него информацией инверсного содержани  по отношению к информации записываемой по всем другим адресам, или в другом цикле проверки. Причем выбранный адрес и цикл может быть сменен только путем переключени  коммутирующих элементов 93 в блоке 10 выбора адреса синхронизации и элементов 96-98 в блоке П сравнени  адресов и циклов. Формирование инверсных кодов с псевдослучайным распределением информации . Пров.ерка блоков пам ти в т желых режимах контрол  с инверсией по адресам , циклам и признаку операции в сочетании с псевдослучайным распределением информации обеспечиваетс  в двух вариантах: 1. При комбинации ранее рассмотренных режимов т желой записи с включением теста Псевдослучайный код в генераторе 16 псевдослучайного кода и одновременном включенин режима илверсии по адресам, а при послелующем переводе в режим считывани  и свк.таочением инверсии по признаку операции. 2. При комбинации ранее рассмотренных режимов контрол  с чередованием циклов записи-считывани  с режимом формировани  кодов адреса с циклическим сдвигом младшего разр да адреса или с режимом формировани  кодов адреса, измен ющихс  по псевдо случайному закону с одновременной ин версией информации по адресам, цикла и признаку операции (или без инверсий ). Такие комбинации режимов создают т желые услови  работы блоков пам ти позвол ющие вьювл ть дефекты более высокого пор дка, которые не обнаруживаютс  при проверке блоков пам ти каждым из приведенных режимов в отдельности . Диагностические режимы работы устройства. , . i .„, При останове устройства в резуль тате обнаружени  неисправности при контроле блока пам ти в блоке 7 инди кации адреса высвечиваютс  код адреса и код цикла, при котором произоше останов. Кроме того, индицируетс  признак инверсии, указывающий, при пр мом или инверсном проверочном код произошел останов.. Дл  локализации неисправности оператор сужает област oпJpaшивaeмыx адресов пам ти путем ус тановки коммутирующих элементов 82 в блоке 4 установки адреса в положени  соответствующие коду адреса, высвечи ваемому в блоке 7 индикации адреса. По мере сужени  области адресов провернетс  обнаруживаемость ошибок. Ес ли при каком-либо минимальном массиве адресов ошибка перестает вы вл ть с , то устанавливают минимальный мас сив адресов, при котором ошибка фик сируетс , и далее с помощью осциллографа исследуетс  причина неисправно работы. Дл  этого коммутирующий элемент 152 в блоке 22 сравнени  чисел отключают, в результате.чего после пуска устройства останова по неисправности не будет. Осциллограф целесообразно синхронизовать от выхода 29 признака опе рации. Конкретное место неисправности определ етс  с помощью признака неравенства на выходе 30 блока 22 сравнени  данных. Дл  этого .сигнал подают с выхода 30 на вход осцилло85928 графа, и запоминают местоположение признака ошибки (импульс отрицательной пол рности). Затем исследуют характерные точки блока пам ти, наблюда  сигналы в данном участке развертки луча осциллографа. Это позвол ет быстро находить, причину неисправности . Синхронизаци  осциллографа может осуществл тьс  и от любого разр да адреса на выходах 31 устройства, а также от любого выбранного оператором адреса на выходе 28 блока 11 сравнени  адресов и циклов. Така  синхронизации необходима, когда не удаетс  локализовать ошибку путем сокращени  массива опрашиваемых адpecdrB блока пам ти, т.е. ошибка в каком-либо адресе про вл етс  только при переборе большого количества адресов, а при попытке сузить массив адресов ошибка исчезает. В этом случае оператор набирает на коммутирующих элементах 93 блока 10 выбора адреса синхронизации код адреса, при котором происходит останов при минимально возможном массиве адресок, установленном с помощью блока 4 установки адреса. Затем на коммутирующих . элементах 96-98 в блоке I1 сравнени  адресов и циклов набираетс  код цикла , в котором произошел останов, и в случае свечени  элемента индикации, сигнализующего о наличии признака инверсии в блоке 7 индикации адреса, включаетс  коммутирующий элемент 99 в блоке 11. Осциллограф в этом случае синхронизуетс  сигналом с выхода 28 блока 1 сравнени  адресов и циклов . Затем оператор выключает коммутирующий элемент 152 в блоке 22 сравнени  чисел и исследует работу блока пам ти при прохождении выбранного им адреса. Ориентиром местоположени  ; ошибки при этом слу мт сигнал нера- . венства иа выходе 30 блока 22 сравнени  чисел. При проверке блока пам ти тестом Бегущий 0,1 с выхода 28 блока 11 снимаетс  признак инверсии, который определ ет инверсию числа в какомлибо определенном адресе. Этот признак инверсии и может использоватьс  дл  синхронизации осциллографа, так как именно адрес, на который воздействуют инверсным кодом, находитс  в более т желых услови х и его требуетс  исследовать.

По желанию оператора осциллограф можно синхронизировать непосредственно от признака ошибки, т,е. сигналом с выхода 30 блока 22 сравнени  данных , это позвол ет наб.пюдать характер неисправности при запуске развертки луча в момент по влени  признака ошибки.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  блоков оперативной пам ти, содержащее генератор , первый вход которого соединен с первым выходом блока пуска, а первый выход подключен к первому входу формировател  управл ющих сигналов , первый выход которого соединен с входом формировател  сигнала опроса и  вл етс  первым управл ющим выходом устройства, а второй выход подключен к синхровходу счетчика адреса , вход сброса которого соединен с первым выходом, блока сброса, а входы начальной установки и выходы подключены соответственно к выходам блока установки адреса и входам первой группы первого коммутатора, блок сравнени  данных, первый вход которого соединен с выходом формировател  сигнала опроса, входы первой группы  вл ютс  информационными входами устройства, входы второй группы подключены к выходам группы блока инверсии данных, входы третьей группы соединены с выходами блока коммутации и с входами первой группы первого блока индикации, выходы группы подключены к входам второй группы первого блока индикации, а первый вы ход соединен с вторым входом генератора , счетчик циклов и второй блок индикации, отличающеес  тем, что, с целью повышени  достоверности контрол  в устройство введены блок местного управлени , второй коммутатор, блок выбора адреса синхронизации,блой сравнени  адресов и циклов, блок задани  начального кода, генератор псевдослучайного кода , второй блок инверсии данных, третий и четвертый блоки индикации-, причем входы группы блока местного упг равлени  соединены с выходами счетчика циклов, первый и второй выходьг блока местного управлени  подключены к первому и второму входам блока сравнени  адресов и циклов, третий

   и четвертый выходы соединены с первым и входами первого блока инверсии данных, п тый и шестой выходы подключены к второму и третьему

   входам блока сравнени  данных, первый вход соединен с первым выходом блока сброса и с первым управл ющим входом счетчика циклов, а второй вход блока местного управлени  подключен к второму выходу блока сброса , второму управл ющему входу счетчика циклов, к первым входам блока пуска и блока задани  начального кода, второй вход которого соединен с входом блока выбора адреса синхронизации и с одним из выходов счетчика циклов, соответствующие выходы которого подключены к первому, второму и третьему управл ющим входам второго блока индикации, четвертый управл ющий вход которого соединен с третьим входом блока сравнени  адресов и циклов и с выходом первого блока инверсии данных, а информационные входы подключены к выходам второго коммутатора , входом первой группы блока сравнени  адресов и циклов и  вл ютс  адреснь1ми выходами устройства, первый вход генератора псевдослучайного кода соединен с вторым выходом формировател  управл ющих сигналов, второй вход подключен к третьему выходу блока сброса, третьему входу генератора второму входу формировател  управл ющих сигналов и к четвертому входу блока сравнени  данных, входы группы генератора псевдослучайного кода соединены с выходами первой группы блока задани  начального кода и с входами третьего блока индикации, а выходы подключены к входам первой группы второго коммутатора и группы первого блока инверсии данных, третий вход которого соединен с первым выходом блока сравнени  адресов и циклов , второй вход которого подключен к соответствующему выходу счетчика циклов, второй выход  вл етс  выходом синхронизации устройства, а первый вход и входы группы подключены к первому выходу и к выходам группы блока выбора адреса синхронизации,, второй выход которого соединен с управл ющим входом первого коммутатора , а входы группы подключены к выз одам второй группы блока задани - начального кода, третий вход которого .соединен с вторьм выходом генератора.

   входы второй группы первого коммутатора соединены с выходами второй группы блока установки адреса,-а выходы подключены к входам второй груп пы второго коммутатора адреса, п тый и шестой входы н второй и третий выходы блока сравнени  данных соединены соответственно с первым и вторым выходами и с вторым и третьим входами блока пуска, седьмой вход подключен к седьмому выходу блока управлени  и к управл юще658593 .2

   му входу второго блока инверсии данных, входы группы которого соединены с выходами группы первого блока инверсии данных, а выходы подключе5 ны к входам четвертого блока индикации и  вл ютс  информационными выходами устройства, восьмой выход блока местного управлени  и четвертый выход блока сравнени  данных  в10 л ютс  соответственно вторым управл ющим выходом и выходом признака неисправности устройства.

   SS

   J5

   Sff

   тпг

   .е

   49 .

   5

   5r

   Я7

   t5

   iia e

   iin-l m L.«

   V

   т

   Я

   Й-3

   to

   Пеоен. ciaut. пост.

   1

   W 59 47

   чг 42

   I I I I

   ш и I I

   73