1 1 Изобретение относитс к запомннакг щим устройствам автоматики и вычисли тельной текинки. Цель изобретени - повьшенйе надежности контрол путем расширени диагностических возможностей устройства . На чертеже изображена блок-схема предлагаемого устройства. Устройство содержит задающий гене ратор 1, блок 2 управлени , блок 3 генератора тестов, формирователь 4 тестовых сигналов, блок 5 сравнени , накопитель 6, элемент 7 равнозначнос ти, злемент 7 задержки, первый триггер 9, элемент ИЖ 10, второй тригге 11, первый элемент И 12, второй элемент И 13, ключ 14, блок ключей 15, Одни выходы формировател 4 предназн чены дп подкгаочени к входам контролируемой микросхемы 16 пам ти, выходы которой подключают на одни вход блока 5. Устройство работает следующим образом . Сигналом сброса все элементы и бл ки устанавливаютс в исходное состо ние. Запускаетс задакнций генератор Под действием управл ющих команде выходов блока 2 тактовых импульсов, проход щих с формировател 4 через ключ 14, блок 3 начинает вырабатьюать код тестовых последовательностей, опреде л ющих набор испытательных тестовых сигналов (адрес, вид обращени , информацию ), которые вырабатывает на .выход устройства дл провер емой мик росхемы формирователь 4 в каждом так те обращени к запоминающему устройс ву.После выработкивсех тактов тестовой команды блок 3 дает на блок 2 сигнал дл смены управл ющей команды согласно заданной через входы первой группы устройства блока 2 тестовой последовательности команд. В так так, содержащих считывание, код информацш с формировател 4 поступает дл сравнени на одни входы блока 5 сравнени , на вторые входы которого (вторые входы устройства) подаютс сигналы, считанные с выходов контролируемой микросхемы пам ти. Текуща информаци о выполн емой тестовой команде с блока 2, о результате сравнени блока 15, а наборе тестовы сигналов с других выходов формировател 4 поступает в накоАитеЛь 6,где индуцируетс в каждом такте. 12 Дл фиксации адреса и условий сбо пепвой дефектной чейки пам ти с блока 2 через элемент 10.единица подаетс на первый вход элемента 13. При фиксации блоком 5 сбо на второй вход элемента 13 поступает единица , и сигнал с выхода элемента 13 закрывает ключи блока 15 и запрещает блоку 2 смену команд. Таким образом , на индикаторах 6 фиксируютс адрес дефектной чейки пам ти и коды тестовой команды, в которой обнаружен сбой. Дл детальной диагностики сбо необходим анализ формы и положени во временной диаграмме сигнала дефектной чейки пам ти в .соответствующем сбою такте испытательного теста. Поэтому дл динамических микросхем пам ти функциональное состо ние каждой чейки существенно зависит от предистории обращени и состо ни остальных чеек, дл анализа требуетс повторение не только такта, в котором произошел сбой, но и всей предшествующей части теста . Поэтому дл анализа сигнала дефектной чейки в блоке 2 устанавливаетс циклический режим, в котором останов по браку заблокирован,а дл синхронизации приборов, анализирующих форму и временное положение сигнала с обнаруженного дефектного элемента пам ти, беретс сигнал с выхода элемента 7 равнозначности, на одни входы которого с блока 2 поданы дл сравнени коды адреса и команды, в которых был сбой, а на другие входы - текущие коды тестовой команды и вырабатываемых блоком 3 вида обращени , информации и адреса чейки. При этом сигнал равнозначности возникает раньше по влени соответствующих выходных .сигналов этого такта на выходах формировател 4 и сигнала с соответствующей чейки пам ти, что удобно дл организации синхронизации при анализе сигнала. Продолжительность работы в циклическом режиме определ етс временем, необходимым дл анализа формы и положени сигнала дефектной чейки пам ти. Дл фиксации адреса и условий сбо следующей дефектной чейки пам ти с выхода блока 2 на первый вход элемента 12 подаетс единица, а на одних входах элемента 7 с выходов блока 2 устанавливаютс коды адреса предыдущей дефектной чейки и тестовой команды, в которой она имела сбой. После этого тестова программа повтор етс . При прохождении тестовой программой уже обнаруженного дефекта сигнал равновначности с элемента 7, задержанньй элементом задержки 8 на врем формировани сигналов в формирователе 4 и блоке сравнени 5, попадает на второ вход-элемента 12, на третий вход которого приходит сигнал брака с блока 5. Полученный по совпадению сигнал с выхода элемента 12 переводит первый триггер 9 в единичное состо ние , которое через элемент 10 обеспе чивает на первом входе элемента 13 единицу. При этом тестова програм ма выполн етс без остановок до тех пор, пока с блока 5 не поступит сигнал сбо от следующей дефектной чей ки пам ти, по которому на втором вхо де элемента 13 по вл етс единица, а с выхода его сигнал запретит блоку 2 смену команд. При этом на индикаторах накопител 6 зафиксируетс адр новой дефектной чейки пам ти и код соответствующей сбою тестовой команд В случае необходимости анализа сигна лов этой дефектной чейки в услови х сбо аналогично описанному производитс подача соответствующих кодов адреса и команды на одни входы элемента 7 и перевод работы устройства в циклический режим. Продолжа испытани аналогично изложенному, можно последовательно определить критичные из заданных тестовые воздействи , адреса дефектйых в каждом из этих воздействий чеек и проанализировать форму и вре менное расположение сигналов во врем действи указанных динамических воздействий . Помимо режима полного контрол и последовательного анализа дефектных чеек пам ти устройство позвол ет оп ративно определ ть годность любой выбранной чейки пам ти в заданном шаге требуемого динамического тестового воздействи на всю микросхему пам ти. Дл этого коды адреса интере сующей чейки и вход щей в динамичес кий тест команды, в которой требуетс определить работоспособность чей ки, подаютс с выходов блока 2 на одни входы элемента 7 равнозначности Кроме того, с вькода блока 2 на первом входе элемента 12 устанавливает- . с единица. В набираемой тестовой последовательности сразу после требуемого диагностического теста вводитс дополнительный простейший тест, об зательно дающий сбой при считывании . (например, запись О с последующим считьшанием 1 или наоборот). Устройство запускаетс в работу описанным способом. При прохождении тестовой программы заданных с выходов 1 блока 2 адреса и команды диагностического теста по соответствующим сигналам с блока 3 срабат| шает элемент 7,сигнал которого через элемент 8 задержки поступает на второй вход элемента 12. Если в этом такте проверки будет зафиксирован блоком 5 сбой считанного сигнала, то сигнал по третьему входу образует совпадение на элементе 12, с выхода которого i триггер 9 переведет устройство в режим останов по браку. После этого останов по браку, который произойдет либо по дополнительному в конце тесту, либо по какому-либо следующему за интересующей чейкой сбою, будет свидетельствовать о том, что интересующа чейка дала сбой в заданной команде диагностического воздействи . Если интересующа чейка в заданной тестовой команде не дала сбо , устройство не перейдет в режим останова по браку вс программа пройдет до конца без останова. . Дл потактового избирательного контрол правильности функционировани основных блоков установки с выходов блока 2 на одни входы элемента 7 подаютс коды адреса и команды, вз тые в интересующем характерном месте набранной тестовой последовательности. Кроме того, с выхода блока 2 на информационный вход второго,триггера 11 подаетс единица. После пуска устройство вьздает на выход заданную тестовую последовательность, текущие состо ни которой индуцируютс на индикаторах 6. При совпадении текущих и заданных с блока 2кодов элемент 7 вырабатывает сигнал синхронизации на второй триггер 1 1 , который переходит в единичное состо ние и запрещает прохождение на блок 3 через ключ 14 тактирующих импульсов, чем фиксирует состо ние блока 3. При этом формирователь 4 продолжает в каждом такта вырабатьшать на выходы устройства сигналь, соответствующие зафиксированному в блоке 3 состо нию тестовой программы.
Дл контрол с помощью индикаторов 6 состо ни правильности вьфаботки следующих за остановом тактов тестовой пррграмммы на блок 3 с пульта через блок 2 подаютс одиночные тактирующие импульсы, по которым блок 3 переходит в очередные после останова состо ни тестовой последовательности. Частота подачи этих тактирующих импульсов определ етс временем.
необходимым дл анализа очередного состо ни .
Предлагаемое устройство обеспечивает возможность индивидуального выборочного анализа годности любой заданной чейки пам ти в заданном шаге нужного тестового воздействи , что особенно важно дл зондирующей диагностики и отработки технологического процесса изготовлени микросхем пам ти. Кроме того, схема позвол ет контролировать правшть,ность функционировани основных блоков самого устройства. Таким образом , изобретение обеспечивает повьшение надежности диагностического контрол запоминающих устройст