SU1184013A1 - Устройство для контроля оперативной памяти - Google Patents

Description

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для тестового контроля оперативных запоминающих устройств ! (ОЗУ) ЭВМ, имеющих модульную структуру, а также для контроля самих модулей памяти (МП) в отдельности,

Целью изобретения является повышение надежности и быстродействия 1 устройства.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2-4 - функциональные схемы соответственно блока местного управле- 1 ния, генератора тактовых сигналов и блока коммутации.

Устройство содержит (фиг. 1) блок 1 управления, блок 2 местного управления, формирователь 3 синхросигна- 2 лов, формирователь 4 тестовых сигналов, блок 5 согласования. На фиг. 1 обозначены вход 6, адресный 7, управляющий 8 и информационный 9 выходы устройства. Устройство содержит также 2 (фиг. 1) блок 10 генерации стабилизированных сигналов, регистр 11 адреса, блок 12 коммутации, блок 13 обнаружения ошибок, блок 14 диагностики и индикатор 15. Блок 2 мест- 3 ного управления содержит (фиг. 2) формирователь 16. сигналов начальной установки, первый элемент И 17, сдвиговый регистр 18, первый счетчик 19, первый триггер 20, второй элемент 3

И 21 и второй триггер 22.

На фиг. 2 обозначены входы 23 и 24 синхронизации, первый 25 и второй 26 выходы блока. Блок 10 генерации стабилизированных сигналов содержит 4 (фиг. 3) генератор 27 сигналов, счетчик 28, детектор 29, преобразователь.

2

30 сигналов, фильтр 31, генератор 32 сигналов, счетчик 33 и селектор 34.

На фиг. ’З обозначены вход 35 и выход 36 блока.

Блок 12 коммутации содержит (фиг. 4) повторители 37-39, мультиплексор 40, селекторы 41 и 42. На фиг. 4 обозначены входы 43 и 44 и выход 45 блока.

Устройство работает следующим образом.

Контроль памяти оперативного запоминающего устройства (ОЗУ) заключается в записи с последующим контрольным считыванием определенных видов информации в соответствии с программой контрольно-диагностический тестов.

При проверке работы ОЗУ в каждом цикле происходит обращение ко всем автономным модулям памяти (МП) ОЗУ или к любому из выбранных МП.

Цикл обращения состоит из такта чтения с последующим контролем считанной информации и такта записи.

При обращении к оперативной памяти ОЗУ происходит контроль всех МП в автоматическом режиме или любого из выбранных модулей.

Блок 1 (фиг. 1) управляет функционированием устройства, а также анализирует работу блоков 13 и 14.

Блок 2 осуществляет выполнение автоматической смены контрольно-диагностических тестов или задания любой из тестовых программ при проверке ОЗУ, а также реализует зациклирование программы контрольно-диагностических тестов при функциональном прогоне ОЗУ или организует останов проверки по окончанию установленной программы контрольных тестов.

3

1184013

4

Блок 2 работает следующим образом.

По установленной программе контрольно-диагностических тестов осуществляется последовательное формиро- 5 вание сигналов "Признак теста" уровнями логической единицы на выходах регистра 18 (фиг. 2) и передача сигналов по выходу 25 для формирования соответствующего теста в формирова- Ю теле 4 (фиг. 1). Управляющие сигналы тестовой программы поступают по входу 23 на входы формирователя 16 и регистра 18, По пусковому сигналу, поступающему на вход управления 15 формирователя 16, формируется импульсный сигнал, соответствующий начальному тесту программы, который устанавливает в единичное состояние соответствующий еыход регистра 18. 20

Сдвиг "единицы" на выходах осуществляется сигналами переполнения счетчика 19, поступающими на вход синхронизации регистра 18. Запуск счетчика 19 производится результирующим сиг- 25 налом совпадений на элементе И 17 сигналов управления и синхронизации, поступающих соответственно по входам 23 и 24. Смена признаков тестов программы на выходах регистра 18 30 сопровождается установкой в исходное состояние блока 1 выходными сигналами триггера 20, поступающими по выходу. 26. Управление работой триггера 20 осуществляется сигналами пере- з₅ полнения счетчика 19 и синхросигналом, поступающим по входу 24. Организация останова работы устройства по окончании выполнения программы тестов осуществляется на элементе до И 21 и триггере 22, сигналы которого поступают по выходу 26 в блок 1 (фиг. 1). По признаку последнего теста программы и наличию сигнала переполнения счетчика 19 формирует- 45 ся на элементе И 21 сигнал, устанавливающий триггер 22 в единичное состояние. Сигнал управления, блокирующий работу триггера 22, поступает по входу 23. Установка в исходное 50 состояние регистра 18, счетчика 19, триггеров 20 и 22 осуществляется сигналом (уровнем логического нуля), поступающим по входу 23.

Формирователь 3, управляемый блоком 55 1 и функционирующий под воздействием сигналов блока 10, вырабатывает запускающие синхросерии сигналов, синхронизирующие работу основных блоков устройства и системы "Устройство контроля - проверяемое ОЗУ".

Формирователь 3 также формирует временные последовательности сигналов управления, которые передаются в проверяемую память через блок 5 по выходам 8.

Данные на запись в проверяемое ОЗУ и алгоритм проверки в каждом из контрольно-диагностических тестов формируются формирователем 4 под воздействием управляющих сигналов блока 1 и формирователя 3. Блок 5 осуществляет передачу в ОЗУ информации из формирователя 4, регистра 11 и сигналов управления из формирователя 3, осуществляет прием считанной информации из проверяемого объекта и производит согласование уровней сигналов интерфейса "Устройство контроля — ОЗУ". Блок 5 также осуществляет коммутацию выходных сигналов для интерфейса МП ОЗУ и коммутацию выходных и входных каналов информации для организации самоконтроля устройства при воздействии сигналов управления из блока 1.

Блок 10 осуществляет формирование высокочастотного стабилизированного сигнала, который является основным сигналом для работы формирователя 3. Высокая частота и степень стабилизации сигнала очень важные характеристики при проверке быстродействующих ОЗУ современных ЭВМ.

Блок 10 также осуществляет качку (изменение) частоты основного сигнала при во (действии сигналов управления из блока 1 с целью выявления диапазона устойчивости работы устройства и проверяемого ОЗУ по частоте обращений, что необходимо для определения надежности функционирования устройства контроля и быстродействующих ОЗУ в диапазоне частот.

Блок 10 работает следующим образом.

Формирование и стабилизация сигнала опорной частоты осуществляется генератором 27 (фиг. 5), использующим кварцевый резонатор. Деление· частоты опорного сигнала выполняется счетчиком 28, коэффициент целения которого изменяется под воздействием управляющих сигналов, поступающих по входу 35 из блока 1. Преобразо—

1 184013'

6

ваиный сигнал опорной частоты поступает на первый 1зход детектора 29,, на второй вход которого подается сигнал с выхода счетчика 33 с постоянные! коэффициентом деления. Счетчик 33 осуществляет деление частоты выходного сигнала генератора 32. Путем сравнения преобразованных сигналов опорной и выходных частот на входах детектора 29 вырабатывается управляющий сигнал, осуществляющий автоматическую подстройку частоты выходного сигнала блока 10. Управляющий сигнал разбаланса вырабатывается, если частоты сигналов не равны. Преобразователь 30 преобразует управляющие сигналь! в сигналы определенной полярности и амплитуды. Благодаря фильтру 31 схема автоподстройки частоты не реагирует на высокочастотные помехи, возникающие в цепи сигнала опорной частоты. Управляющий сигнал, воздействуя на генератор 32, управляемый напряжением входного сигнала, изменяет его частоту до тех пор, пока сигналы на входах детектора 29 не сравняются по частоте. В режиме, когда входные сигналы детектора 29 равны по частоте, происходит автоматическая подстройка генератора 32,вырабатывающего высокочастотный сигнал, при наличии разности фаз входных сигналов. Высокочастотный стабилизированный сигнал через селектор 34 поступает по выхода’ 36 в формирователь 3 (фиг. 1). Изменение частоты выходного сигнала осуществляется управляющими сигналами, поступающими по входу 35 на входы счетчика 28 и селектора 34.

Регистр 11 (фиг. 1) формирует код адреса, по которому производится обращение к проверяемой ячейке памяти. Код адреса передается в запоминающее устройство через блок 5 по выходам 7. Блок 12 определяет последовательность передачи считанной информации из автономных модулей памяти ОЗУ или осуществляет передачу информации любого из требуемых МП, выбранных для контроля, в блоки 13 и 14 при воздействии сигналов управления из блока 1, С помощью блока 12 устройство контроля позволяет более оперативно выявить модуль памяти, подверженный влиянию функционирования остальных

МП ОЗУ, и проанализировать характер· сбоев.

Блок 12 работает следующим образом.

Считанная информация из проверяемых модулей памяти ОЗУ по входу 43 (фиг. 4) поступает на информационные входы мультиплексора 40. Последовательность передачи информации каждого из МП на. выход 45 определяется сигналами, поступающими с выходов селекторов 41 и 42. Обработка сигналов управления, поступающих по входу 44 из блока 1, производится повторителями 37-39 и селекторами 41 и 42.

При автоматическом управлении мультиплексором 40 на вход повторителя

37 поступает сигнал (уровнем логической единицы), который разрешает работу селекторов 41 и 42 по входам нижних плеч. Для осуществления передачи информации одного из выбранных МП ОЗУ мультиплексором 40 на вход повторителя 37 поступает сигнал уровнем логического нуля. При этом выбор МП осуществляется сигналами, поступающими с прямых выходов повторителей

38 и 39. Сигналами с инверсных выходов повторителей 38 и 39 осуществляется блокировка автоматического управления мультиплексором 40. Мультиплексированная информация по выходу 45 поступает на четвертые входы блоков

.13 и 14 (фиг. 1) .

Считанная информация по входам 6 через блоки 5 и 12 поступает в блок 13, где под воздействием сигналов блока 1 и формирователя 3 осуществляется ее обработка и поразрядное сравнение с эталонной. При считывании неверной информации вырабатывается сигнал сбоя, поступающий в блок 1, под воздействием его происходит останов работы устройства. В индикаторе 15 регистрируется сбойный разряд считанной информации из ОЗУ, номер неисправного МП и адрес неисправной ячейки памяти.

Блок 14 анализирует правильность функционирования системы: устройство - проверяемый объект. Подается тестовая информация из формирователя 4 и считанная из ОЗУ информация в блок 14, где осуществляется обра7

1184013

8

ботка при наличии управляющих сигналов, поступающих из блока 1 и формирователя 3. При возникновении сбой- I

ной ситуации по анализу сигналов, поступающих в блок 1 из блоков 13 и 14, определяется источник сбоя*

Фиг. 1

Я

фи». 2

1180013

ДУ

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4

фиг. У

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее формирователь синхросигналов, формирователь тестовых сигналов, блок согласования, регистр адреса, блок обнаружения ошибок, блок диагностики, индикатор и блок управления, первый вход которого подключен к выходу блока диагностики, а выход - к первым входам формирователя тестовых сигналов, блока согласования, регистра адреса, блока диагностики, индикатора, блока обнаружения ошибок

и входу формирователя синхросигналов, выход которого соединен с вторыми входами блока согласования, регистра адреса, блока диагностики, формирователя тестовых сигналов и блока обнаружения ошибок, выход которого подключен к вторым входам индикатора и блока управления, причем выход регистра адреса соединен с третьими входами блока управления и формирователя тестовых сигналов, выход которого подключен к третьим входам блока диагностики, блока обнаружения ошибок и блока согласования, четвертый вход которого и третий вход индикатора соединены с вторым выходом регистра адреса, пятый

вход и один из выходов блока согласования являются соответственно входом и адресным, управляющим и информационным выходами устройства, о тличающееся тем, что, с целью повышения его надежности и быстродействия, в него введены блок генерации стабилизированных сигналов, блок коммутации и блок местного уп-. равления, вход и первый выход которого соединены соответственно с выходом и с четвертым входом блока управления, вход синхронизации подключен к выходу формирователя синхросигналов, а второй выход — к четвертому входу формирователя тестовых сигналов,' причем первый вход блока коммутации соединен с другим выходом блока согласования, выход - с четвертыми входами блока диагностики и блог ка обнаружения ошибок, а второй вход блока коммутации подключен к выходу блока управления и входу блока генерации стабилизированных сигналов, выход которого соединен с вторым входом формирователя синхросигналов.

2. Устройство по п. 1, о т л и т чающееся тем, что блок местного управления содержит формирователь сигналов начальной установки, сдвиговый регистр, элементы И, счетчик и триггеры, причем счетный вход счетчика подключен к выходу первого элемента И, первый выход - к первому входу первого триггера, а второй выход - к первому· входу второго элемента И и входу синхронизации сдвигового регистра, один из входов которого соединен с выходами формирователя сигналов начальной установки,

<о

зи ,.,1184013

>

1184013

а один из выходов подключен к второму входу второго элемента И, выход которого соединен с. первым входом второго триггера, первый вход первого элемента И и второй вход первого триггера являются входом синхронизации блока, входом которого являются входы формирователя сигналов начальной

установки, вторые входы первого элемента И и второго триггера, установочные входы счетчика и триггеров, установочный вход и другие входы сдвигового регистра, другие выходы которого являются первым выходом блока, вторым выходом которого являются прямые иобратные выходы тирггеров.

1