SU1019454A1 - Устройство дл контрол многовыходных цифровых узлов - Google Patents

Abstract

1 .УСТРОЙСТВО ДЛЯ КОНТРОЛЯ . МНОГОВЫХОДШХ ЦИФРОВЫХ УЗЛОВ, со дер жащее генератор тестов, сумматор поj модулю два, регистр сдвига, группу сумматоров по модулю два, группу регистров сдвига блок свертки по модулю два. Индикатор, причём первые информационные входы т-сумма-. торов по мЬ|Дулю два группы соединены с соответствующими выходами контролируемого блока, первые информационные входы п-сумматоров по МОДУЛЮ два группы соединены с соответствующими выходами генератора тестов,группа информационных входов каждого сумматора по модулю два группы соединена с соответствующими информационными выходами соответствующего регистра сдвига группы , подключени ми к информационным выходам сумматоров по модулю два ГРУППЫ, установочные входы регистров сдвига группы и регистра сдви- , га подключены к первому выходу генератора тестов, выходы сумматоров , ,по модулю два группы св заны с соответствующими входами блока свертки по модулю два, выход которого соеди- нен с первмм ин(|юрмаиионным входом сумматора по модулю два, группа ин-. формационнык входов которого подключена к соотеетствующим информационным выходам penictpa сдвига, по; люченным к выходу сумматора по модулю два, выходы регистра сдвига соединены с входами индикатора, группа вь ходов гейератр а тёсТов гюдключена к соответствующин входам контролируемого блока, отличаю щ е е с   тем, что q целью повывкэчи  полноты контрол , в устрсЛство введены многоканальный логический анализатор и элемент И, при че гмрва  и втора  $ группы информационных входов многоканального логического анализатора соеда1нены соответственно с группой выходов reHejpaTopa тестов и группой выходов контрйлируемого блока, синхрониайрующ|«й вход многоканаль ного логического анализатора-св зан с вторым обходом генератора тестов и. первым входом элемейта И, второй вход которого подеслючен к выходу многоканального логического эатора, выход элемента И соединен с управл ющими входами всех регистров 4 . сдвига.. СП 4 2. УстрЫ ство по п. 1, о т л у ч а ю щ ё е с   тем, что :мнЬпэкайальный логический айализатор содержит входнс компаратор и группу входных компараторе, группу блоков пам ти , компаратор кодов, группу переключателей , блок запуска, делитель-, счетчик, блок выборки, блок преоб-. разовани  последовательного кода в параллельнь1й, индикатор, элемент И-НЁ, потенциометр, причем первые /

Description

входы входных компараторов  вл ютс  входами Логического анализатора, вторые входы группы входных компараторов соединены и подключены к пот енциометр} , выходы группы входных компараторов соединены с соответствующими информационными входами блоков пам ти группы, выходы которых св заны соответственно с первым и йторым входами блока выборки, выход которого подключен к входу блока преобразовани  последовательного кода в параллельный, группа выходов которого подключена к входам индикатора , выход входного компаратора св зан с информационным входом счетчика , управл ющий вход которого соединен с выходом блока запуска и первым входом делител , второй вход которого св зан с выходом счетчика, выход делител  подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управл ющими входами группы блоков пам ти, вход блока запуска св зан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена с соответствующими выходами входных компараторов группы.

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  поиска неисправностей в сложных цифровых логических схемах автоматики и вычислительной техники.

Известно устройство дл  контрол  многовыходных цифровых узлов, содержащее входной регистр, блок сравнени , блок управл емой задержки, блок пам ти, блок управлени  пам тью, блок управлени  отображением, блок отображени , блок синхронизации, генератор импульсов, первый, второй и Третий коммутаторы, блок формировани  сигнала подсвета, генератор импульсов, генератор псевдослучайной последовательности и блок контрол  по четности 1.

Недостатком устройства  вл етс  низкое быстродействие при большом числе выходных контактов контролируемой схемы, так как дл  обнаружени  места неисправности в режиме анализа длинных силхронных временных диаг грамм необходимо с помощью коммутатора поочередно подключать генератор псевдослучайной последовательности к всем выходным контактам контролируемой схемы. При этом оказываетс  невозможным одновременный анализ выходных последовательностей дл  нескольких вы вод OEI, что очень важно дл  сложных логических схем.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  контрол  многовыходных цифровых узлов, содержащее генератор тестов, последовательно соединенные группу сумматоров по модулю два и группу регистров сдвига, блок свертки по модулю два, сумматор по модулю два, регистр сдвигов и индикатер кодов ,2.

Недостатком этого устройства  вл етс  низка  информативность кода, высвечиваемого на индикаторе, так как такой код (сигнатура) не указывает ни характеристик обнаруженной ошибки (случайна  или устойчива , одиночна  или многократна  и т.д.), ни места возникновени  ошибки в контролируемой схеме, т.е. устройство

не позвол ет выполн ть анализ временных диаграмм двоичных последовательностей на выходе контролируемой схемы.

Цель изобретени  - повышение

полноты контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  многовыходных цифровых узлов, содержащее генератор тестов, сумматор

по модулю два, регистр сдвига, группу сумматоров по модулю два, группу .регистров сдвига, блок свертки по модулю два, индикатор, причем перBbie информационные входы т-сумматоров по модулю два группы соединены с соответствующими выходами кон .тролируемого блока, первые информационные входы п-суМматоров по модулю два группы соединены с соответ ствущими выходами генератора тесто группа информационных .входов каждого сумматора по модулю два группы соединена с соответствующими информационными выходами соответствующего регистра сдййга группы, подключенныии к информационным выходам сумматоров .по модулю два группы, ус тано.оонные входы регистров сдвига группы и регистра сдвига подключены к первому выходу генератора тестов, шхо/ сумматоров по модулю два гру пы свйэаны с соответствующими входа , «1 блоха: свёртки по модулю два. выход которого соединен с первым информационным входом сумматора по модулю два, группа информационных входов которого подключена к соответствующим информационным выходам регистра сдвига, подключенным к выходу сумматора подмодулю два, выхо ды регистра сдвига соединены с вхо . дами индикатора, группа выходов генератора тестов подключена к соот ветствующим входам контролируемого блока, введены многоканальный логический анализатор и элемент И, приМем перва  и втора  группы информационных входов многоканального логи ческого анализатора соединены соответственно с группой выходов генера тора тестов и группой выходов контр лируемого блока, синхронизирующий вход многоканального ) логического анализатора св зан с вторым выходом генератора тестов и первым входом элемента И, второй вхдд которого под ключен к выходу шогаканальногр логического анализатора, выход элемен та И соединен с управл ющими входами всех регистров сдвига. Многоканальный логический анализатор содержит входной компаратор и группу входных компараторов, груп пу блоков пам ти, компаратор кодов, группу переключателей, блок запуска делитель, счётчик, блок выборки, бло преобразовани  последовательного кода в параллельный, индикатор, элемент И-НЕ, потенциометр, причем первые входы входных компараторов  вл ютс  входами логического анализатора , вторые входы группы входных компараторов соединены и подключены к потенциометру, выходы группы входных компараторов соединены с соответствующими информационными входами блоков пам ти группы, выходы которых св заны соответственно с первым и вторым входами блока выборки , выход которогоподключен к входу блока преобразовани  последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора св зан с информационным входом счетчика, управл ющий вход которюго соединен с выходом блока запуска и первым входом делител , второй вход которого св зан с выходом счет.чика, выход делител  подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управл ющими входами группы блоков пам ти, вход блока Запуска св зан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена :С соответствующими выходами входных компараторов группы. На фиг. 1 изображена функциональна  схема предлагаемого устройства дл  контрол  многовыходных цифровых узлов;.14а фиг, 2 - структурна  схема логического анализатора. Устройство контрол  многовыходных цифровых узлов содержит генератор 1 тестов, контролируемый логический блок 2, входы 3 многоканального логического анализатора Ц, группу сумматоров 5. по модулю два, группу регистров 6 сдвига, блюк 7 свертки по модулю два, сумматор 8 по модулю два, регистр 9 сдвига, индикатор ID, Входы П  вл ютс  входами Начальна  установка всех регистров , выход 12 - выходом Исходное состо ние генератора 1 тестов, входы 13 - входами сдвига всех регистров , выход 14 - выходом тактировани  генератора 1 тестов. Устройство содержит элемент И 15. В схеме устройства может быть использован любсж серийно выпускаемый логический анализатор, например анализатор логический шестнадцатиканальный 80б. Логический анализатор содержит входные компараторы 16 группы блоки, 17 пам ти группы, компаратор 18 кодов , группу переключателей 19 выбора запускающего слова, блок 20 запуска , делитель 21, счетчик 22, блок 23

выборки, блок 2k преобразовани  последовательного кода в параллельныйр индикатор 25, элемент И-НЕ 2б, потенциометр 27 установки уровн , входной компаратор 28.

Устройство дл  контрол  многовыходных цифровых узлов работает в следующих режимах: установление факта наличи  неисправности; анализ логичес ких состо ний и логических временных диаграмм. Работа устройства начинает по сигналу Пуск. При этом обеспечиваетс  включение генератора 1 тестов и установка в начальное состо ние регистров 6 и 9 сдвига по сигналу Исходное состо ние, поступающему с выхода 12 генератора 1 тестов на входы 11 Начальна  установка всех регистров. Генератор 1 тестов вырабатывает тестовые сигналы, поступающие на входы контролируемого логического блока 2 и входы 3 анализатора t, а также вырабатывает на выходе 17 тактовые импульсы, необходимые дл  синхронизации анализа тора k (вход 18) и дл  формировани  сигнала Сдвиг всех регистров 6 и 9 сдвига (вход 13). Информаци  с каждого вывода контролируемого ло гического блока 2 поступает на вход 3 многоканального логического анали затора и на входы сумматоров 5 по модулю два. В режиме установлени  факта наличи  неисправности обеспечиваетс  анализ длинных синхронных временных диаграмм путем сжати  информации с применением генераторов псевдослучайной последовательности, В устройстве применены генераторы псевдослучайной последовательности по числу анализируемых каналов, построенные с использованием сумматоров 5 по модулю два и регистров 6 сдвига с цеп ми обратных св зей через сумматоры. Так как контролируемый логический блок 2 может быть последовательного типа, т.е содержать элементы пам ти, требующие начальной установки, часть тестовой последовательности, вырабатываемой генератором 1 тестов, используетс  дл  установки в исходное состо ние контролируемого логического блока 2 Момент окончани  процесса установки контролируемого логического блока 2 в исходное состо ние определ етс  по совпадению выходных кодов логического блока с запускающим словом,

набранным на переключател х 19, Сравнение кода исходного состо ни  блока 2 с запускающим словом осуществл етс  компаратором 18 кодов логического анализатора 4. Затем срабатывает блок 20 запуска, который обеспе- чивает включение блока 17 пам ти каналов анализатора с учетом времени заданных задержек, отсчитываемых счетчиком 22 цифровой задержки, а также включение генераторов псевдослучайной последовательности путем подачи тактовых импульсов с генератора 1 тестов через элемент И 15 на входы Сдвиг 13 всех регистров 6 и 9 сдвига. При поступлении тактовых импульсов на генераторы псевдослучайной последовательности, установленные в каждом канале контролируемого логического блока 2, осуществл етс  сжатие последовательности сигналов на сумматорах 5 и регистрах 6 сдвига . Блок 7 свертки по модулю два производит .-;преобразование последовательностей сигналов с сумматоров 5 в одну последовательность, котора  , сжимаетс  на сигнатурном анализаторе (регистр 9 с сумматором 8 по модулю два в цепи обратной св зи), Результат контрол  в виде кода сигнатуры индицируетс  на индикаторе 10. Измеренное таким образом значение сигнатуры сравниваетс  с эталонным значением, зафиксированным в технической документации на данное контролируемое изделие. Контролируемый логический блок 2 признаетс  исправным в случае совпадени  значений измеренной и эталонной сигнатур.. В противном случае осуществл етс  поиск места неисправности по содержимому регистров 6 сдвига, установленным в каждом канале. Определение номера канала, содержащего неисправHOCT j осуществл етс  по несовпадению значений сигнатур, зафиксированных на регистрах б, с эталонными сигнатурами дл  каждого канала. Уточнение места неисправности ро времени осуществл етс  с помощью анализатора k путем проведени  режимов анализа логических состо ний ,и анализа логических временных диаграмм . В режиме анализа логических состо ний и логических временных диаграмм контролируемые последовательности с выходов генераторл 1 тестов и контролируемого логицеского блока 2 подаютс  на входы 3 анализатора k. Входные компараторы 16 обеспечивают формирование нормированных импуль-сов с учетом уровней срабатывани , устанавливаемых потенциометром 27 установки уровн , и подачи нормированных импульсов на входы элементов блока 17 пам ти каIналов . Запоминающие последовательности логических состо ний в каждом канале осуществл ютс  на элементах блока 17 пам ти каналов при наличии тактовых импульсов на входе и поступлении сигнала разрешени  эйписи в пам ти, на элемент И-НЕ 2б с делител  21. В.ыбор участка контролируемых последовательностей дл  детального анализа с помощью логического анализатора осуществл етс  путем задани  значени  запускающего слова на переключател х 19 и значеь   цифровой задержки на счетчик 22 при повторных тестах блока 2, Содержимое блока 17 пам ти каналов через блок 23 выборки и блок 2 преобразовани  последовательного кода в параллельный представл етс  на экране электронно-лучевого индикатора 25 в виде логических состо ний (О и П) или в виде логических временных диаграмм дл  сравнени  с эталонными значени ми. I

Использование в устройстве дл  контрол  цифровых узлов логического анализатора совместно с параллельно работающими генераторами псевдослучайных кодов позвол ет не только установить факт наличи  неисправности в контролируемом блоке, но и обеспечить возможность поиска неисправностей путем анализа временных двоичных последобательностеи на выходе конконтролируемого блока. Кроме того, предлагаемое устройство обеспечивает автоматическую установку в исходное состо ние исследуемой последовательной -схемы и запуск генераторов псевдослучайных кодов по исходному состо нию исследуемого блока, что существенно упрощает процедуру поиска неисправностей в сложных схемах .

Указанное в устройстве включение логического анализатора и параллельно работающих генераторов псевдослучайных кодов позвол ет строго

формализовать последовательности дей-ствий по обнаружению неисправностей многовыходных цифровых«узлов, а именно установление факта неисправностей контролируемой схемы с помощью группы генераторов псевдослучай ных кодов, блока свертки по модулю два и сигнатурного анализатора; обнаружение места неисправности в канале (номера канала) с помощью параллельно работающих генераторов псевдослучайных кодов и места неисправности во времени путем анализа-временных диаграмм с помощью логического анализатора.

Така  формализаци  действий приводи т к упрощению процесса и сокращению времени поиска неисправностей в цифровых узлах с большим числом выходов.

Предлагаемое устройство дл  контрол  многовыходных цифровых узлов может найти широкое применение.6 производственных услови х дл  отладки логических блоков и дл  поиска неисправностей в цифровых блоках в УСЛОВИЯХ эксплуатации.

,.%сГ

Фиг1

Claims (2)

1. :1.УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МНОГОВЫХОДНЫХ ЦИФРОВЫХ УЗЛОВ, содержащее генератор тестов, сумматор поί модулю два, регистр сдвига, группу ‘ сумматоров по модулю два, группу регистров сдвига, блок свертки по модулю два, индикатор, Причём первые информационные входы m-сумма-. торов по модулю два группы соединены с соответствующими выходами контролируемого блока, первые информационные входы η-сумматоров по модулю два группы соединены с соответствующими выходами генератора тестов,группа информационных входов каждого сумматора по модулю два группы соединена с соответствующими информационными . выходами соответствующего регистра сдвига группы, подключенными к информационным выходам сумматоров по модулю два группы, установочные входы регистров сдвига группы и регистра сдви- . га подключены к первому выходу генератора тестов, выходы сумматоров , ίпо модулю два группы связаны с соответствующими входами блока свертки по модулю два, выход которого соединен с первым информационным входом сумматора по модулю два, группа ин-, формационных входов которого подключена к:соответствующим информационным выходам регистра сдвига, подключенным к выходу сумматора по модулю два, выходы регистра сдвига соединены свходами индикатора, группа выходов генератора тестов подключена к соответствующим входам контролируй. емого блока, отличаю щ е е с я тем, что с целью повышения полноты контроля, в устройство введены многоканальный логический анализатор и элемент И, причем первая и вторая группы информационных входов многоканального логического анализатора соединены соответственно с группой выходов генератора тестов и группой выходов контролируемого блока, синхронизирующий вход многоканаль- ного логического анализатора связан с вторымвыходомгенератора тестов й. первым входом элемента И, второй вход которого подключен к выходу многоканального логического анализатора, выход элемента И соединен с управляющими входами всех регистров .сдвига.
2. 2. Устройство поп, 1, о т л и- , ч а ю щ вес я тем, что многоканальный логический анализатор содержит входной компаратор и группу входных компараторов, группу блоков памяти, компаратор кодов, группу переключателей, блок запуска, делитель-, счетчик, блок выборки, блок преоб разованйя последовательного кода в параллельный, индикатор, элемент И-НЁ, потенциометр, причем первые

   1019^54 входы входных компараторов являются входами 'логического анализатора, ’ вторые входы группы входных компараторов соединены и подключены к потенциометр}) , выходы группы входных компараторов соединены с соответствующими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и вторым входами блока выборки, выход которого подключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора связан с информационным входом счет чика, управляющий вход которого сое динен с выходом блока запуска и пер вым входом делителя, второй вход ко торого связан с выходом счетчика, выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока запуска связан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена с соответствующими выходами входных компараторов группы.