SU610180A1 - Устройство дл автоматического контрол блоков пам ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ БЛОКОВ ПАМЯТИ

.контроль его на максимальной частоте как в режиме записи, так и в режиме считывани , группами по Кд дц  чеек, где Kfif - емкость быстродействующег буферного ЗУ. Причем смена групп  чеек производитс  достаточно быстро бла годар заполнению буферной пам ти из ЗУ вычислительной машины, а не из устройства ввода. Наличие управл ющей вычислительной машины позвол ет сократить объем вводимой, информации, так как тесты дл  контролируемого ЗУ могу генерироватьс  путем решени  определенных алгоритмов на основе минимума исходных данных.

Однако при необходимости контрол  ЗУ на максимальной частоте в полном .объеме требуетс  установка буферной пам ти с емкостью, равной макеимальной емкости контролируемого ЗУ, что приводит к значительным аппаратурным затратам.Задача может .быть реше.на с меньшими аппаратурными затратами путем использовани  контролирующих устройст работак цих по методу сравнени  с эталоном, за счет использовани  в качестве эталона ЗУ, аналогичного контролируемому.

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  автоматического контрол  блоков пам ти,, содержащее генератор тактовых импульсов, .триггер неисправности , блок сравнени , элементы И, элемент задержки и- элемент ИЛИ. Выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом триггера неисправности. Выход первого элемента И. соединен с первьп входсм контролируемого блока пам ти,.выход которого соединен с первым входом блока сравнени . Выход бло на сра1энени  соеди.нен с первым входом второго элемента И, выход которого соединен с нулевым входом триггера неисправности. Вход пуск устроГ.,ства соединен с первым входом элемента ИЛИ и с единичным входом.триггера неиспрайности. Выход элемента задержки соединен с первьм входом третьго элемента И, выход которого соединён со вторым входом элемента ИЛИ f2j ,

С п.омощью данного устройства возможен контроль ЗУ с произвольной выборкой информации э полном объеме на максимальной частоте. Устройство позвол ет ускорить процесс контрол  и noHcija неисправностей с указанием адреса неисправной  чейки и разр да.

Однако это достигаетс  ценой установки эталонного ЗУ с объемом и быстродействием , равньвии или большими, чем у контрюлируемого, т.е. ценой значительных аппаратурных затрат. Кроме того, устройство не позвол ет организовать произвольную выборку  чеек ЗУ в процессе контрол , имеет низкую достоверность контрол , так как не обеспечивает возможности контрол  сохранности информации при многократных считывани х ее по случайным адресам .

Цель изобретени  - сокращение аппаратурных затрат и повышение достоверности контрол .

Эта цель достигаетс  тем, что в предложенное устройство введены датчик случайных чисел, дoпoJШИтeльный блок сравнени ,, регистр адреса, регистр эталона, блок ввода, триггер режима, четвертый элемент И, причем выход первого элемента И соединен с первыми входами датчика случайных чисел И блока ввода, второй вход которого соединен с- еыхо ом элемента ИЛ а выход - соединен со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталонов и триггера режима. Единичный выход триггера режима соединен с первым входом четвертого элемента И, выход которого соединен со вторым входом контролируего блока пам ти, третий вход которого соединён с выходом датчика случайных чисел и с первым входом дополнительного блока сравнени , второй вход которого соединен с выходом регистра адреса, а выход - со вторыми входами четвёртого и второго элементов И и входом элемента задержки. Выход регистра эталона соединен со вторым входом блока сравнени  и четвертым входом объекта контрол . Нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности - со вторым входом TpeTbeiro элемента И.

.На черТеже представлена структурна  схема предлагаемого устройства.

Claims (2)

1. Первый в.ход контролируемого блока пам ти 1 подключен через первый элемент И 2 к генератору тактовых импульсов 3, а выход - к первомувходу блока сравнени  4. Выход элемента И 2 соединен с первыми входами блока вво .да 5 и датчика случайных чисел б, выход которого подключен к третьему входу контролируемого блока пам ти 1 и первому входу дополнительного блока сравнени  7, второй вход которого подключен к выходу регистра адреса 8. Выход блока сравнени  7 подключен к второму входу второго элемента И 9 и к второму входу четвертого элемента И 10 и через элемент задержки 11 к первому входу третьего элемента И 1 Выход регистра эталона 13 подключен к четвертЪму входу блОка пам ти 1 и к .второму входу блока сравнени  4, вцход которого подключен к первому вход элемента И 9. Входы регистров 8 и 13, триггера режима.14 и второй вход датчика 6 подключены, к выходу блока ввода 5. Единичный выход триггера режима 14 подключен к первому входу элемента И 10, а нулевой - к третьему вх ду элемента И 9. Выход элемента И 10 .подключен к второму входу объекта кон трол  1, а выход элемента И 9 - ко вх ду установки в О триггера неиспра ности 15. Вход установки в триг гера 15 и первый вход элемента ИЛИ 16 подключены к цепи Пуск. Выход три гера неисправности 15 подключен ко вт рым входам элемента И 2 и элемента И выход которого подключен к второму вх ду элемен та ИЛИ 16. Контрольна  информаци  дл  провер ки блока пам ти находитс  на блоке ввода 5. По сигналу Пуск, поступающему через элемент ИЛИ 16 на блок ввода 5, производитс  запись эталонного кода в регистр эталона 13 и соответствующего ему адреса в регистр адреса 8. Триггер режима 14 устанав иваетс  в Положение {запи-сь) или о (считыва 1ие) , триггер неис правности 15 - в исходное состо ние , срабатывает элемент И 2, и импульсы с генератора 3 поступают на входы контролируемого блока пам ти 1, блока ввода 5 и датчика 6. Датчик 6 начинает работать в циклическом режиме , выдава  коды от О , (где АлАкс емкость контролируемого блока пам ти). Информаци  о N записываетс  в датчик 6 перед началом работы из блока ввода 5. Коды с датчика 6 в виде адреса поступают на контролируемый блок пам ти 1 и блок срав . нени  7. При несовпадении кодов регистра адреса 8 и датчика 6 производитс  считывание информации с регенерацией из  чейки контролируемого блока пам ти 1 с адресом, соответствующим коду на выходе датчика 6. В момент совпадени  кодов датчика 6 и регистра адреса 8 по вл етс  сигнал на выходе блока сравнени  7, по которому в зависимости от состо ни  три гера 14 срабатывают элементы И 9 или 10. Если триггер 14 находитс  в по вл етс  сигнал на состо нии выходе элемента И 10 и содержимое регистра 13 записываетс  в  чейку с адресом регистра 8, затем сигналом блока сравнени  7, задержанным элементом 11 и прошедшим элементы И 12 и ИЛИ 16, запускаетс  блок ввода 5, и в регистры 8 и 13, а также в триггер режима 14 записываетс  нова  информаци .Если триггер режима 14 находитс  состо нии О, по вл етс  сигнал на выходе элемента И 9. При несовпадении информации регистра эталона 13 и конт ролируемого блока пам ти 1 триггер неисправности 15 устанавливаетс  в со то ние О (неисправно) и с помощью элемента И 2 запрещает прохождение .тактовых импульсов, а с помощью элемента И 12 блокирует запуск блока вв да 5, задержанным сигналом с выхода Ллока сравнени  7. При этом по состо нию выходов контролируемого блока пам ти 1, регистров 8 и 13 и датчика 6 можно определить номер неисправной  чейки, номера разр дов с неправильной информацией и характер отказа. Дл  продолжени  проверки необходимо подать сигнал Пуск . При совпадении информации регистра эталона 13 и контролируемого блока пам ти 1 сигнал на выходе элемента И 9 отсутствует, триггер неисправности 15 сохран ет состо ние (исправно), сигналом с выхода блока сравнени  7, задержанным элементом 11 и прошедшим элемент И 12 эталона и элемент ИЛИ 16 запускаетс  блок ввода 5, и в регистры 8 и 13 и в триггер режима 14 записываетс  нова  информаци . Наличие в устройстве регистра адреса дополнительного блока сравнени , датчика случайных чисел, регистра эталона, блока ввода, триггера режима и четвертого элемента И позвол ет Организовать контроль ЗУ с использованием принципа стробоскопического осциллографировани , многократно считыва  информацию по случайным адресам и провер   сохранность информации по другим адресам, по которым не было обращени , усаройство позвол ет повысить достоверность контрол  блоков пам ти. При этом в качестве буферного ЗУ использован регистр эталонного кода, а в качестве эталонного ЗУ может быть использован любой медленно действующий блок ввода, например устройство ввода с перфокарт или с перфоленты. При этом обеспечиваетс  контроль ЗУ на максимальной частоте при минимуме быстродействующих элементов в схеме устройства контрол . С быстродействием, равным или большим быстродействи  контролируемого ЗУ должны работать обе схемы сравнени , датчик случайных чисел , триггер неисправности и элементы И. Св зь .генератора тактовых импульсов через первый элемент И с остальной схемой устройства и блокировка тактов -е момент несравнени  кода , считанного из контролируемого блока пам ти с кодом в регистре эталона при совпадении регистра адреса и датчика случайных чисел .обеспечивают фиксацию состо ний датчика и регистров адреса и эталона на момент .обнаружени  отказа. Проиндицировав состо ни  регистров адреса, эталона и датчика случайных чисел на момент возникновени  неисправности, можно определить номер отказавшей  чейки, номера разр дов, -в которых возникла неисправность, и характер отказа. Формула изобретени  Устройство дл  автоматического контрол  блоков пам ти, содержащее генератор тактовых импульсов, триггер неиспрг1вности, блок сравнени , элементы И, элемент згшержки, элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первьвл входом первого элемента И, второй вход которого соединен с выходом триггера неисправности , выход первого элемента И соединен с первым входом контролируейого блока пам ти, выход которого сое динен с первым входом блока сравнени  выход блока сравнени  соединен с первым входом второго элемента И, выход которого соединен с нулевым входом триггера неисправности, вход пуск устройства соединен с первьги входом элемента ИЛИ и с единичным входом триггера неисправности, выход элемента задержки соединен с первьм входом третьего элемента И, выход которого соединен со вторым входом элемента ИЛ отличающеес  тем, что, с целью повьлаени  достоверности контрол  и сокращени  аппаратурных затрат , в устройство введены датчик случайных чисел, дополнительный блок сравнени , регистр адреса, регистр эталона, блок ввода, триггер режима и четвертый элемент И; причем выход первого элемента И соединен с первыми входами датчика случайных чисел и блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход - со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталона и триггера режима; единичный выход триггера режима соединен с первым входом четвертого элемента И, выход которого соединен со вторым входом контролируемого блока пам ти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом дополнительного блока сравнени , второй вход которого соединен с выходом регистра адреса , а выход - со вторыми входами четвертого и второго элементов И, со входом элемента задержки; выход регистра эталона соединен со вторым входом блока сравнени  и с четвертым входом объекта контрол ; нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности - со вторым входом третьего элемента И, Источники информации, прин т ае во внимание при экспертизе: 1.Авторское свидетельство СССР №377738, q Об р 15/46, 1970.
2. 2.Авторское свидетельство СССР № 238236, G 06 F 11/00, 1967.