SU918975A1 - Устройство дл контрол блоков пам ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ 1Ш-1ЯТИ

I

Изобретение относитс  к запомина- клцим устройствам.

Известно устройство-дл  контрол  блоков,пам ти, содержащее генератор тактовых импульсов, триггер неисправности , блок сравнени , элементы И, элемент задержки и элемент ИЛИ 1.

Недостатками этого устройства  вл ютс  большие аппаратурные затраты и низка  достоверность контрол .

Наиболее близким к предлагаемому по технической сущности к изобретению  вл етс  устройство дл  контрол  блоков пам ти, содержащее генератор тактовых импульсов, триггер неисправности, блоки сравйени , элементы И, элемент задержки, элемент ИЛИ, датчик случайных чисел регистр адреса, регистр эталона, блок ввода , триггер режима, причем выход : генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с

выходом триггера неисправности, выход первого элемента И соединен с первым входом контролируемого блока пам ти, выход которого соединен с первым входом блока сравнени , выход блока сравнени  соединен с первым входом второго элемента И, выход которого соединен с ну;тевым входом триггера неисправности, вход Пуск устройства соединен с первым

to входом элемента ИЛИ и с единичньш входом триггера неисправности, выход элемента задержки соединен с первым входом третьего элемента И, выход которого соединен с вторым

15 входом элемента ИЛИ, выход первого элемента И соединен с первыми входами датчика случайных чисел и блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход

Claims (2)

1. 20 с входом датчика случайных чисел, с входами регистра адреса, регистр эталона и триггера режима, единичный оыход триггера режима соединен с первым входом четвертого элемента И, выход Которого соединен с вто рым входом контролируемого блока па м ти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом второго блока сра нени , второй вход которого соединен с выходом регистра адреса, а выход - с вторыми входами четвертого и второго элемента И и с входом элемента задержки, выход регист ра эталона соединен с вторым входом блока сравнени  и с четвертым входом объекта контрол , нулевой выход триггера режима соединен с третьим входомвторого элемента И, а выход триггера неисправности - с вторым входом третьего элемента И
2. 2. Недостатком это-го устройства  вл етс  невысока  надежность, так как оно не позвол ет при небольших аппаратурных затратах обеспечить контроль блоков пам ти в полном объеме на максимальной частоте с возможностью многократного чтени  или записи в любую  чейку. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков пам ти, содержащее ге1|ератор тактовых импульсов, триггеры, йхемы сравнени , датчик случайных чисел , регистр адреса, регистр эталонных данных, блок ввода данных, первый элемент задержки, элемент ИЛИ и элементы И, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого подключен к первому входу второго, элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вхОд которого подключен к выходу первой схе мы сравнени , второй вход - к выхЪду второй схемы сравнени , первому входу четвертого элемента И и входу пер вого элемента задержки, выход которого соединен с вторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ второй вход которого соединен с единичным входом первого триггера, а выход - с первым входом блока ввода Сданных, третий вход третьего элемента И подключен к нулевому выходу вто рого триггера, единичный выход которого соединен с вторым входом четвертого элемента И, а вход - с входами регистров адреса и эталонных данных , первым входом датчика случайных чисел и выходом блока ввода даннь:х, выход регистра адреса подключен к первому входу второй схемы сравнени , выход первого элемента И соединен с вторым входом блока ввода данных и  вл етс  первым выходом, а выход четвертого элемента И - с вторым выходом каждого устройства, выход датчика случайных чисел подключен к второму входу второй схемы сравнений и  вл етс  третьим выходом устройства, а выход регистра эталонных данныхсоединен с первым входом первой схемы сравнени  и  вл етс  четвертым выходом устройства, вторые входы первой схемы сравнени  и элемента ИЛИ - вл ютс  соответственно первым и вторым входами устройства, введены второй элемент задержки, третий и четвертый триггеры, п тый, шестой и седьмой элементы И, причем вход третьего триггера подключен к выходу блока ввода данных, а нулевой выход к первому входу п того элемента И, второй вход которого соединен с выходом второй схемы сравнени  и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым входом четвертого триггера, единичный вход которого подключен к выходу п того элемента И, а выход - к Третьему входу второго элемента И, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которого соединен с выходом первого элемента И, а выход - с вторым входом датчика случайных шceл. На чертеже изображена структурна  схема предлагаемого устройства. Устройство содержит провер емый блок пам ти, первый элемент И 2, генератор 3 тактовых импульсов, первую схему 4 сравнени , блок 5 ввода дйнных, элемент ИЛИ 6, датчик 7 случайных чисел, вторую схему 8 сравнени , регистр 9 адреса, второй 10 и третий 11 элементы И, первый элемент 12 задержки, четвертый элемент И 13, регистр 14 эталоннь1х данных, первый 15 и второй 16 триггеры. второй элемент 17 задержки, третий триггер 18, п тый 19 и шестой 20 элементы И, четвертый триггер 21 и седьмой элемент И 22. На чертеже обозначен также второй вход 23 устройства , предназначенный дл  подачи команды Пуск., Устройство работает следующим образом, . Контрольна  информаци  дл  про верки блока пам ти находитс  в блоке 5. Перед началом работы из блока , 5 записываетс  в датчик 7 информаци  с максимальной емкости контролируемого блока 1 пам ти. По команде Пуск, поступающей через элемент ИЛИ 6 на блок 5, производитс  запись этапонного кода D регистр 14 и соответствующего ему адреса в регистр 9. Триггер 16, определ кщий резким работы устройства, устанавливаетс  в положение 1 (запись) или О (считывание), а триггер i6 - в исходное состо ние 1. В устройстве осуществл етс  режим однократного либо многократного чтени  и записи в любую  чейку (режим долбени ) при контроле всето объема пам ти на максимальной iaстоте , дл  чего триггер 18 устанавливаетс  в состо ние О (режим од нократный) либо в состо ние 1 (режим- многократный). Затем срабатывает элемент И 2, и импульсы с генератора 3 поступают на входы кон-, тролируемого блока1 пам т, блока 5 и датчика 7. Датчик 7 начинает работать в циклическом режиме, вьщава  коды до М макс, (где максимальна  емкость блока I пам ти Коды с датчика 7 в виде адреса пость , пают на контролируемый блок 1 пам ти и схему сравнени  8. При несовпадени кодов, поступающих из регистра 9 и датчика 7, производитс  считывание 1нформации с регенерацией из  чейки контролируемого блока 1 пам ти с адресом , соответствующим коду на выходе датчика 7. В момент совпадени  кодов датчика 7 и регистра адреса 9 по вл етс  импульс на выходе схемы сравнайи  8, по которому в зависимости от состо ни  триггера 16 и триггера 18 срабат вакхг элементы И 19 и 20, элемент И либо 13, Если триггер 18 находитс  в состо ние 1, по вл етс  импульс на выходе элементов И J9 и 20, Триггер 21 устанавливаетс  в 1 на вхо линии 17 задержки поступает импульс, а элемент И 20 закрываетс . После срабатывани  триггера 21 закрываютс  также входы элементов И/Юи 22, Есл триггер 16 находитс  в состо ние 1, импульс с выхода элемента И 13 переписывазт содержимое регистра 1А в  чейку блока 1 пам ти с адресом, соответствующим коду на выходе регистра 9. Если триггер 16 находитс  в О, по вл етс  импульс на выходе элемента И 11. Режим записи или чтени  будет, повтор тьс  до тех пор, пока импульсом с выхода линии 17 задержки триггер 21 не установитс  на О и откроет элемент И 10 дл  прохождени  импульсов запуска блока 5 х: линии задержки 12 через элемент ИЛИ 6 и откроет элемент И 22 дл  прохождени  тактовых импульсов в датчик 7, Количество обращений к блоку 1 пам ти определ етс  элементом 17 задержки , При состо нии триггера 18 в 0 а триггера 16 в состо ние 1, по вл етс  импульс на выходе элемента И 13 и содержимое регистра 14 записываетс  в  чейку блока 1 пам ти с адресом , определ емым кодом на регистре 9, затем импульсом с выхода схемы 8 сравнени , задержанным элементом 12, запускаетс  блок 5, и в регистры 9 и 14, а также в триггер 16 записываетс  нова  информаци . Если триггер 16 находитс  в состо ние Q, по вл етс  импульс на выходе элемента И 1 1. При несовпадении информации регистра 14 и контролируемого блока 1 пам ти триггер 15 устанавливаетс  в состо ние О (Неисправно) и с помощью элемента И 2 запрещает прохождение тактовых импульсов, а с помощью элемента И 10 блокирует запуск блока 5 задержанным импульсом с выхода схемы сравнени  9. При этом по состо нию выходов контролируемого блока 1 пам ти, регистров 9 и 14 и датчика 7, можно определить номер неисправностей  чейки, номера разр дов с неправильной информацией и характер отказа :в блоке 1 пам ти. Дл  продолжени  проверки необходимо подать команду Пуск. При совпадении информации регистра 14 и контролируемого блока 1 пам ти импульс на выходе элемента И 11 отсутствует , триггер 15 сохран ет состо ние 1 (исправно),. импульсом с нь1хо-, да схемы 8-сравнени , задержанным элементом 12, запускаетс  блок 5, и в регистры 9 и 14 и в триггер записываетс  нова  информаци . Таким образом наличие в устройстве второго элемента 17 задержки, триггеров 18 и 21, элементов И 19, 20 и 22 позвол ет осуществл ть ре жим долблени , т.е. многократного чтени  или 3апис 1 в любую  чейку пам ти в автоматическом режиме, при проверке всего объема пам ти на максимальной частоте. Технико-экономическое преимущество предлагаемого устройства заключаетс  в более высокой, по сравнению с прототипом, надежности устройства . Формула изобретени  Устройство дл  контрол  блоков пам ти, содержащее генератор тактовых импульсов, триггеры, схемы сравнени , датчик случайных чисел, регистр адреса, регистрэталонных данных , блок ввода данных, первый элемент задержки, элемент ИЛИ и элементы И, причем выход генератора тактовых импульсо з соединен с первым БХО-° дом первого элемента И, второй вход которого подключен к первому Ьходу второго элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу первой схемы сравнени , второ вход - к выходу второй схемы сравнени , первому входу четвертого элемен та И и входу первого элемента задерж ки, выход которого соединен с йторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, второй зкод которого соединен с единичным входом первого триггера, а выход - с первым входом блока ввода данных, третий вход третьего элемента Иподключен к нулевому выходу второго триггера, единич ный выход которого соединен с вторым входом четвертого элемента И, а вход с входами регистров адреса и эталонных данных, первым входом датчика случайных чисел и выходом блока ввода данных, выход регистра адреса подключен к первому входу второй схемы сравнени , выход первого элемента И соединен с вторым входом блока ввода данных и  вл етс  первым выходом а выход четвертого элемента. И - с вторым выходом устройства, выход датчика случай1а1х чисел подключен к второму входу второй схемы сравнени  и  вл етс  третьим выходом.устройства , а выход регистра эталонных данных соединен с первым входом первой схемы сравнени  и  вл етс  четвертым выходом устройства, вторые входы первой схемы сравнени  и элемента ИЛИ  вл ютс  соответственно первым и вторым входами устройства, отличающеес  тем, что, с целью повышени  надежности., оно содержит второй элемент задержки, третий и четвертый триггеры, п тый, шестой и седьмой элементы И, причем, вход третьего триггера подключен к выходу блока ввода данных, а нулевой выход - к первому входу п того элемента И, второй вход которого соединен с выходом второй схемы сравнени  и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым вхоДом четвертого триггера, единичный вход которого подключен к выходу п того элемента И, а выход - к третьему входу второго элементам, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которого соединен с выходов первого элемента И, а выход - с вторым входом датчика случайных чисел. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 238236, кл. G 06 F 11/00, 1967. 2,Авторское свидетельство СССР № 610180, кл. G 06 F I1/00, 1976 (прототип).