SU1177815A1 - Устройство для тестового контроля цифровых блоков - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля цифровых интегральных схем и узлов ЭВМ.

Цель изобретения - повышение 5

достоверности контроля.

На фиг. 1 представлена структурная схема устройства для тестового контроля цифровых блоков; на фиг. 2 - диаграмма заполнения реги- 10 стров для последовательности их трех тестов (нечетной)? на фиг. 3 временная диаграмма заполнения регистров для последовательности из четырех тестов (четной). '15

Устройство состоит из блока 1 памяти, регистра 2 входов-выходов, регистра 3 цикла контроля, блока 4 синхронизации, первого регистра 5 теста, второго регистра 6 теста, 20 схемы 7 сравнения, коммутатора 8, контролируемого узла 9. Регистры 10 и 11 сдвига, элементы И 12-14, элементы ИЛИ 15 и 16, кнопка "Пуск"

17, формирователь 18 одиночного им- 25 пульса, триггеры 19 и 20, генератор ί 21 опорной частоты, элемент 22 инди-, кадии образуют блок 4 синхронизации.

Устройство работает следующим образом. 30

С пульта управления (не показан) оператор устанавливает генератору 21’ опорной частоты блока 4 синхронизации рабочую частоту проверки цифрового блока. 35

При нажатии кнопки 17 "Пуск" с выхода генератора 18 одиночного импульса вырабатывается установочный сигнал, которым регистры 10 и 11 приёо' дятся в начальное состояние 100 (на выходах 22-24) и 000 соответственно. Регистр 10 сдвига имеет три состояния 100, 010 и 001, каждое из которых образуется из предыдущего путем сдвига. Сдвиг обеспечивается подачей синхроимпульса с выхода ИЛИ 16 на

синхровход регистра 10.

« · .

По сигналу с кнопки 17 "Пуск" бло.ка 4 синхронизации из блока 1 памяти считывается и заносится в регистр 2 50

входов-выходов первый набор (расположение входов-выходов по внешним , контактам контролируемого блока). Двоичный набор с регистра 2 поступает на управляющие входы коммутатора 55

8, который выполняет коммутацию разрядов второго регистра 6 теста к входам контролируемого блока 9.

Затем из блока 1 памяти в регистр 3 цикла контроля считывается первый тестовой набор. Так как блок 1 памяти выдает информацию байтами, то в регистре 3 цикла контроля она накапливается с разворотом в параллельный код.

Каждый тестовый набор сопровождается признаком "Конец набора" (КН), который поступает в предпоследний младший разряд регистра 3 цикла контроля, при полном считывании с блока 1 ввода всех байтов, относящихся к одному набору. Последний тестовой набор в тестовой последовательности (программе) сопровождается признаком "Конец теста" (КТ), который поступает в младший разряд регистра 3 цикла контроля.

Рассмотрим работу устройства для тестовой последовательности, состоящей из нечетного числа тестов (нечетной последовательности) 123...

.. п, где η нечетно. Из данной последовательности устройство формирует двойную последовательность из посылок, ί(ί+1) и пауз (0): '

:12 и 34 иπ_ηι и 23 и ... и (п-1)п, где ί - номер тестового набора.

Временная диаграмма (фиг.2) заполнения регистров для последовательности из трех тестовых наборов (1 23) показывает, что в первом столбце идет накопление (НК) первого теста в регистре 3 цикла контроля, во втором - запись (ЗП) в регистр 5 Теста, в третьем идет накопление второго теста и в четвертом и пятом столбцах - запись.

Первый, второй и третий столбцы являются подготовительными (пауза). четвертый и пятый - рабочими (посылка) . В результате многократного повторения указанных операций исходная последовательность (1 23) формируется в 12 И 31 [) 12.

Выполняется приведенная послёдоваТельность операций следующим образом. При заполнении регистра 3 цикла контроля (фиг.1) с его выхода "Конец теста" на вход И 12 поступает сигнал признака "Конец набора".

При поступлении импульса опорной частоты с выхода генератора 21 на выходе И 12 появляется импульс, который через элемент ИЛИ 16 поступает на входы записи регистров 5 и 6 и на синхровход регистра 10 сдвига.

3 11778

По этому сигналу информация из регистра 3 цикла контроля переписывается в первый регистр 5 теста, а информация в регистре 10 сдвигается рправо 100 —*010. 5

После приема второго тестового набора (столбец 3 на фиг. 3) сигнал, с выхода "Конец тестов" регистра 3 поступает через элемент ИЛИ 15 на .вход И 13.По приходу импульса опор- 10 ной частоты с генератора 21 на выходе И 13 появляется сигнал, которым производится перезапись информации из первого регистра 5 теста во второй регистр 6 теста и из ре- 15 гистра 3 цикла контроля в первый регистр 5 (столбец 4), а также сдвиг регистра 10 (010 —*001).

Следующим импульсом опорной частоты вырабатывается сигнал с выхода И 14, по которому производится перезапись информации в регистрах 3, 5 и 6 (столбец 5), а также сдвиг информации в регистре 10 в исходное состояние 100 (001 —* 100).

Процесс повторяется многократно.

При этом тестовая последовательность прогоняется дважды. При поступлении сигнала "Конец проверки" на вход триггера 19 блока 4 синхронизации ^0 первый раз триггер 19 устанавливается в единичное состояние. При прогоне тестовой последовательности второй раз и поступлении сигнала "Конец проверки" на вход триггера 19 35

он сбрасывается в нулевое состояние^ а.второй триггер 20 устанавливается в единичное состояние. Сигналом с единичного плеча триггера 20 зажигается светодиод 22 "Конец работы", 40

Тестовые наборы, сформированные в посылки, через коммутатор 8 поступают на входы контролируемого блока 9, выходные реакции которого сравниваются на схеме 7 сравнения с эта- ⁴⁵ лонными реакциями. В случае несравнения адрес внешнего вывода объекта 9 контроля,’ по которому происходит несравнение, выводится на индикацию (не показана). ⁵⁰

При работе устройства в четной тестовой последовательности 123..

..η (п - четное) первый и последний тестовые наборы при вторичном прогоне тестовой последовательности обра- 55 г, уют единичную посылку 1 '2 11 3 4 ,,..Ι1(η-1}η 1)1 и 23 и ... Цп. Тринадцатый й четырнадцатый столбцы об15 4

разуют посылку из одного первого те< тнабора (фиг.З).

Регистр 11 сдвига является вспомогательным й служит для организации первого после конца теста (КТ) набора в отдельную посылку, после чего процесс формирования посылок идет обычным путем. Выполняется это следующим образом. Конечный тест-набор в четной последовательности идет в посылке вторым, поэтому во время приема его в регистр 3 цикла контроля регистр 10 сдвига находится в состоянии 010 (на выходе 14 - высокий потенциал). Прием в регистр 3 цикла контроля конечного тестового набора (четвертого) соответствует восьмому столбцу (фиг.З).

После поступления опорного импульса с генератора 21 на вход элемента И 13 на выходе элементов ИЛИ 16 образуется сигнал, который поступает на синхровходы регистров 10 и 11. Регистр 10 переходит в следующее третье состояние 001, а в регистр 11 с выхода "Конец проверки" регистра 3 цикла контроля заносится сигнал "Конец проверки".Регистр 11 устанавливается из начального состояния 000 в состояние 100. Информация из первого регистра 5 теста перезаписывается во второй регистр 6, а из регистра 3 конечный тест (четвертый) переписывается в первый регистр 5 теста (столбец 9 на фиг.З).

Следующим импульсом опорной час- тоты, поступающим на первый вход И 14, конечный тест (четвертый) проталкивается во второй регистр 6 (столбец 10), а регистры 11 и’12 переходят в состояние 100 и 010 соответственно. '

Затем следует повторение тестовой последовательности. Первый тест накапливается в регистре 3 цикла контроля (столбец 11). По сигналу "Конец тестов" с выхода регистра 3 через элементы И 12 и ИЛИ 16 выполняются занесение первого набора в регистр 5 и переход регистров 10 и 11 сдвига в состояние 010 и 001 соответственно (столбец 12 на фиг. 3).

Следующим этапом по установленной последовательности работы должен накапливаться второй тест-набор, но из-за высокого потенциала с выхода регистра 11 сдвига, который

I

1177815

6

через элемент ИЛИ 15 поступает на вход И 13, и при поступлении импульса опорной частоты на второй вход элемента И 13 на выходе ИЛИ 16 5

вырабатывается сигнал, которым первый тестовой набор передается далее во второй регистр 6 теста (столбец 13 на фиг. 3). Этим сигналом с выхода ИЛИ 16 регистр 10 сдвига устанавливается в третье состояние 001, а регистр 11 - в исходное состояние ООО, так как бывшая в нем единица выталкивается за его пределы.

Следующим импульсом опорной частоты с генератора 21 на вход элемента И 14 регистр 10 сдвига устанавливается в исходное состояние 100, а перезапись в регистрах 5 и 6 ничего не меняет (столбец 14). Таким образом, сформирована посылка, состоящая из одного первого набора. Далее процесс формирования посыпок идет обычным путем. Полностью четная последовательность, сформированная с

посыпки для четырех тестовых набо' ров, · имеет вид 1 2 [1 3 4 И 1 11 2 3 (1 4.

Если проверяемый цифровой блок исправен, то к моменту поступления второго теста все переходные процессы от действия первого теста в цифровом блоке должны быть окончены, т.е. 10 цифровой бдок должен быть готов к приему второго тестового набора. В противном случае второй тест поступит на цифровой блок, находящийся в неопределенном переходном состоя15 нии, взаимодействие с которым дает сбой в схеме, который зафиксируется устройством контроля в текущем такте либо в одном из последующих тактов (сбой на внутреннем элементе 20 с памятью). .

После первой посылки следует пауза, в течение которой следующая пара тестовых наборов, считываемая с блока памяти, накапливается в регист· 25 ре цикла контроля и в первом регистре теста. После чего процесс повторяется.

1177815

/23 4 5

НК зп нк зкзп

6 7 8 9 10 11 12 73 77 15

000Е00 00Й

00003000(8

000Е0000Й

НК зп НК ЗП.ЗП. НК ЗП НК ЗП.ЗП. Фиг. 2

Регистр /метр 2

Регистр тести 1

Регистр набора 3

1 2 3 Ч 5 6 7 в 9 Ю Л 12 И М 15 16 η

юс ЗП (Я за. ЗП. НК ЗП НК ЗП.ЗП НК ЗП ЗП.ЗП НК зп ЦК Фиг.З

№ 19 20 23 22 23

зпзп НК ЗП зпзп

Claims (2)

1. УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, содержащее блок памяти, регистр цикла контроля, первый регистр теста, схему сравнения, причем группа информационных выходов блока памяти соединена с группой информационных входов регистра цикла контроля, группа информационных выходов которого соединена с группой информационных входов первого регистра теста, первая группа входов схемы сравнения соединена с группой выводов контролируемого блока, отличающееся тем, что, с целью повышения достоверности контроля, в него введены блок синхронизации, регистр входов-выходов, второй регистр теста, причем вход запуска блока памяти соединен с выходом запуска блока синхронизации, выходы блока памяти соединены с группой информационных входов регистра входов-выходов, группа информационных выходов которого соединена с управляющим входом коммутатора, выход "Конец теста" регистра цикла контроля соединен с входом "Конец теста" блока синхронизации, выход "Конец проверки" регистра цикла контроля соединен с входом "Конец проверки" блока синхронизации, выход которого соединен с входами записи первого и второго регистров теста, группа информационных выходов первого регистра теста соединена с группой информационных входов второго регистра теста, группа информационных выходов которого соединена с второй группой входов схемы сравнения и с группой информационных входов коммутатора, выходы которого соединены с выходами контролируемого блока.

   »1

   1

   1177815
2. 2