SU1302321A1 - Последовательное буферное запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств. Цель изобретени  - повышение быстродействи  устройства. Буферное запоминающее устройство с самоконтролем содержит блок 1 пам ти, счетчик 2, регистр 3, выход 4 данных, блок 5 формировани  сигналов считывани , вход 6 считывани , мультиплексор 7, элемент ИЛИ 8, выход 9 разрешени  считывани , блок 10 сравнени , вход И записи, выход 12 разрешени  записи, вход 13 данных, блок 14 управлени , мультиплексор 15, блок 16 элементов НЕ и регистр 17. В режиме записи данные с входа 13 через мультиплексор 15 поступают на вход блока 16. С его выходов инвертированные данные через мультиплексор 7 записываютс  в блок 1. Затем осуществл ютс , считывание записанной информации и запись ее в регистры 17 и 3. Далее данные с выхода 12, мину  блок 16, (в пр мом коде) записываютс  в блок 1 и считываютс  в регистре 3. Осуществл етс  сравнение кодов в блоке 10. В случае наличи  ошибки осуществл ютс  изменение состо ни  счетчика 2 адресов и обращение к новой  чейке. Обрап ени  к новым  чейкам происход т до вы влени  исправной  чейки. В режиме считывани  данные из блока 1 записываютс  в регистры 17 и 3. Из регистра 3 данные через мультиплексор 15 поступают на блок 16. Инвертированные данные через мультиплексор 7 защк ы- ваютс  в блок 1 и снова считываютс  в регистр 3. Блок 10 осуществл ет сравнение содержимого регистра 3 и блока 10 сравне1П1 . В случае ошибки осуществл ютс  пропуск  чейки пам ти, изменение содержимого счетчика 2 и обращение к следующей  чейке. 4 ил. (О (Л оо о ю со Фиг. 1

Description

Изобретение относитс  к вычислительной технике и может быть использовано нри построении буферных заноминающих устройств .

Цель изобретени  - новышение быстродействи  устройства.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - блок управлени ; на фиг. 3 - временна  диаграмма работы блока управлени , режим записи; на фиг. 4 - то же, режим считывани .

Устройство содержит блок 1 пам ти, счетчик 2, регистр 3, выход 4 данных, блок 5 формировани  сигналов считывани , вход 6 считывани , мультиплексор 7, элемент ИЛИ 8, выход 9 разрешени  считывани  данных, блок 10 сравнени , вход 11 записи , выход 12 разрешени .данных, вход 13 данных, блок 14 управлени , мультиплексор 15, блок 16 элементов НЕ, регистр 17, выходы 18-23, адресные выходы блока 14 управлени  и входы 24 и 25 блока 14 управлени .

Блок 14 управлени  содержит триггер 26, элемент ИЛИ 27, элемент 28 задержки , элемент НЕ 29, элемент И 30, элементы 31 и 32 задержки, элементы НЕ 33 и 34, элементы И 35 и 36, элемент ИЛИ 37, триггер 38, элемент 39 задержки, элемент И 40, триггер 41 и элемент ИЛИ-НЕ 42.

Устройство работает следуюшим ебразом.

В цикле записи сигнал записи по входу 11 (фиг. 1) передаетс  на блок 14 управлени , который формирует сигналы управлени  мультиплексорами 7 и 15 и сигнал записи в блок 1 пам ти. В первом такте мультиплексор 7 подает на входы данных блока 1 информацию в инверсном виде с выхода блока 16 элементов НЕ. Эта информаци  занисываетс  но адресу, определ емому счетчиком 2. Затем эта информаци  считываетс  из блока 1 пам ти и поступает на входы регистра 17. В следую- шем такте мультиплексор 7 подает на входы блока 1 пам ти информацию в пр мом коде с выхода мультиплексора 15, котора  записываетс  в ту же  чейку пам ти блока 1, а затем считываетс  из блока 1 и посту- 1ает на вход блока 10 сравнени .

Блок .14 управлени  формирует строби- рующий сигнал, который подаетс  на блок 10. Но этому сигналу сравниваетс  код с выхода блока 1 с кодом с выхода регистра 17. Если  чейка неисправна, то код информации с выхода регистра 17 не  вл етс  инверсной информацией с выхода блока 1 и блок 10 вырабатывает сигнал ошибки. Сигнал ошибки поступает на вход блока 5 формировани  сигналов считывани , который формирует сигнал через элемент ИЛИ 8, на счетчик 2, увеличива  его содержимое на единицу . Тем самым достигаетс  пропуск неисправной  чейки пам ти блока 1, а также инициирует новый цикл проверки следующей  чейки. Если же  чейка исправна, т. е.

сигнал ошибки блоком 10 не формируетс , в  чейке блока 1 оказываетс  записанной нужна  информаци , счетчик 2 увеличивает свое содержимое на единицу и на выходе 12

разрешени  записи по вл етс  сигнал, который разрешает запись очередной информации в устройство.

В цикле считывани  сигнал считывани  с входа 6 поступает на блок 5 формировани  сигналов считывани  и далее -

на блок 14 управлени . Информаци  из блока 1 пам ти по адресу, определ емому счетчиком 2, считываетс  в регистр 3, а затем начинаетс  процедура тестировани   чейки пам ти блока 1, аналогична  той,

- котора  осуществл етс  в режиме записи. Нри этом в качестве проверочной информации используетс  информаци  с выхода регистра 3, проход ща  через мультиплексор 15. В случае, если  чейка пам ти исправна, блок 5 формировани  сигналов

0 считывани  формирует сигнал, поступающий на выход 9, указыва  тем самым, что информаци  на выходах регистра 3 истинна . Если при тестировании  чейки пам ти блока 1 пам ти блок 10 сравнени  вырабатывает сигнал ошибки, то блок 5 формировани  сигналов считывани  не формирует сигнал разрешени  считывани , содержимое счетчика 2 измен етс  (увеличиваетс  на единицу, если форма организации «очередь, или уменьшаетс  на единицу, есQ ли форма организации пам ти «стек). Цикл считывани  повтор етс  с вновь выбранной  чейки пам ти блока 2 пам ти.

Блок 14 управлени  работает следующим образом.

Цикл записи. Временна  диаграмма

работы блока 14 представлена на фиг. 3. В исходном состо нии все триггеры установлены в нулевое состо ние. В цикле записи на вход блока , 14 подаетс  сигнал записи 11. С помощью триггера 26 формируетс  сигнал на выход 18 управле ни  мультиплексором 15. Сигнал на выходе 19 дл  управлени  мультиплексором получаетс  на выходе элемента И 30, на первый вход которого подаетс  сигнал 11, прошедший через элемент ИЛИ 27, а на вто5 рой - задержанный инверсный сигнал 11. Сигнал 20 записи в блок I формируетс  на выходе элемента ИЛИ 37 с помощью элементов 31 и 32 задержки, элементов НЕ 33 и 34 и элементов И 35 и 36. Управл ющий сигнал на выходе 21 дл 

0 регистра 17 образуетс  на выходе элемента И 35. Сигнал на выходе 22 перевода счетчика 2 в следующее состо ние формируетс  на выходе элемента И 40 в случае , если нет сигнала на входе 24 с блока 10, который сбрасывает триггер 38 и возоб5 новл ет повторение сигналов на выходах 19-23. Управл ющий сигнал на выходе 23, подаваемый на блок 10 сравнени , образуетс  на выходе элемента И 36. Сигнал 12

разрешени  записи возникает после начальной установки всех схем, а затем после сигнала 11, поступающего через элементы 27 и 30 на вход триггера 41, сигнал сбрасываетс  и спадом импульса 22, который по счетному входу устанавливает триггер 41 в нулевое состо ние, оп ть восстанавливаетс . Также на врем  действи  сигна- ,ча 25 считывани , поступающего на элемент ИЛИ-НЕ 42, сигнал 12 записи сбрасываетс .

Цикл считывани . Временна  диаграмма работы блока 14 управлени  представлена на фиг. 4. Работа аналогична режиму записи за исключением сигнала на выходе 18, управл ющего мультиплексором 15.

Таким образом, в предлагаемом устройстве цикл записи происходит за два такта (запись инверсной и пр мой информации).

Claims (1)

1. Формула изобретени 

   Последовательное буферное запоминаю- Hiee устройство с самоконтролем, содержащее блок пам ти, входы данных и адресов которого подключены соответственно к выходам первого мультиплексора и счетчика, вход которого подключен к выходу элемента ИЛИ, первый и второй входы которого подключены к первым выходам соответственно блока управлени  и-блока формировани  сигналов считывани , второй выход и первый вход которого  вл ютс  соответственно выходом разрещени  считывани  данных и входом считывани  устройства , второй вход блока формировани  сигналов считывани  подключен к входу

   11

   .23 .24 12

   задани  режима аерезаннси блока управлени  и к выходу блока сравнени , стро- бирующий вход которого подключен к второму выходу блока управлени , вход :ui.i;i- ни  режима записи и третий выход которого  вл ютс  соответственно входом записи и выходом разрешени  записи данных устройства, третий выход блока формировани  сигналов считывани  подключен к входу задани  режима считывани  блока управлени  и тактовому входу первого регистра, выход которого  вл етс  выходом данных устройства, вход данных нервого регистра подключен к соответствую1нему выходу блока пам ти, вход режима которого подключен к четвертому выходу блока управлени , п тый выход которого юдключен к унрав- л ющему входу нервого мультиплексора, ог- личающеес  тем, что, с целью новышенн  быстродействи  устройства, оно содержит второй мультиплексор, блок элементов 11Е н второй регистр, выход которого нодключен к первому входу данных блока сравнени , второй вход данных которого нодключен к соответствующим-выходу блока пам ти и входу второго регистра, тактовый вход которого подключен к шестому выходу блока унран. ю- ни , седьмой выход которого нодк.чючен к управл ющему входу второго мультиплексора , первый вход данных которого  в.п етс  соответствующим входом устройства, выход первого регистра подключен к второму входу данных второго мультинлексора, выход которого подключен к входу блока элеменгов НЕ и к первому входу данных lepBoro мул1, типлексора, второй вход данных которого подключен к выходу блока элементов 11Н.

   IS 18

   2i20 23

   .

   г/ П

   2Л

   24

   П

   20

   21

   гг.

   22

   23

   п

   24

   гг

   л