JPH08203298A - 集積回路装置及びその試験方法 - Google Patents
集積回路装置及びその試験方法Info
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- JPH08203298A JPH08203298A JP7218673A JP21867395A JPH08203298A JP H08203298 A JPH08203298 A JP H08203298A JP 7218673 A JP7218673 A JP 7218673A JP 21867395 A JP21867395 A JP 21867395A JP H08203298 A JPH08203298 A JP H08203298A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
Abstract
(57)【要約】
【課題】集積回路装置において、チップ上の発振器から
出力される周期的信号の周波数を簡単且つより確かに測
定する装置及び方法を提供する。 【解決手段】集積回路装置は、発振器40と、カウンタ62
と、試験モードにおいて発振器をカウンタに選択的に接
続するカウンタ・クロック制御論理回路48とを有する制
御ブロック30と、発振器40の周波数を決定するためにカ
ウンタ62によって生成される出力カウントを供給する出
力回路とを備えて構成する。従って、集積回路内のチッ
プ上のカウンタ62を使用して、チップ上の発振器40の周
波数を正確に測定することができる。
出力される周期的信号の周波数を簡単且つより確かに測
定する装置及び方法を提供する。 【解決手段】集積回路装置は、発振器40と、カウンタ62
と、試験モードにおいて発振器をカウンタに選択的に接
続するカウンタ・クロック制御論理回路48とを有する制
御ブロック30と、発振器40の周波数を決定するためにカ
ウンタ62によって生成される出力カウントを供給する出
力回路とを備えて構成する。従って、集積回路内のチッ
プ上のカウンタ62を使用して、チップ上の発振器40の周
波数を正確に測定することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置の試
験に関連し、特に、集積回路記憶装置、例えばフラッシ
ュ・メモリ装置の試験に好適なものである。
験に関連し、特に、集積回路記憶装置、例えばフラッシ
ュ・メモリ装置の試験に好適なものである。
【０００２】
【従来の技術】多くの集積回路装置は、装置の動作を正
常に制御するための周期的出力信号を発生する発振器を
含んでいる。いくつかの集積回路記憶装置において、発
振器は、周期的出力信号の周波数が所定のパラメータ中
に広く存続するという条件では、その周期的出力信号の
周波数は重要ではないという点で役割を果たす。しかし
ながら、集積回路フラッシュ・メモリ装置において、発
振器は、フラッシュ・メモリ・セルに対するプログラム
及び消去の時間を制御し、また、プログラムや異なった
モード間における状態の移行に関する他のタイミング事
象も制御するという、より重要な役割をもつ。従って、
集積回路フラッシュ・メモリ装置において、発振器の周
期的出力信号の周波数を監視及び制御できることは、特
に重要である。特に、処理技術や集積回路装置の動作温
度における変化を含む複数の異なった理由のために、こ
の周波数が変化し得ることは容易に判断される。
常に制御するための周期的出力信号を発生する発振器を
含んでいる。いくつかの集積回路記憶装置において、発
振器は、周期的出力信号の周波数が所定のパラメータ中
に広く存続するという条件では、その周期的出力信号の
周波数は重要ではないという点で役割を果たす。しかし
ながら、集積回路フラッシュ・メモリ装置において、発
振器は、フラッシュ・メモリ・セルに対するプログラム
及び消去の時間を制御し、また、プログラムや異なった
モード間における状態の移行に関する他のタイミング事
象も制御するという、より重要な役割をもつ。従って、
集積回路フラッシュ・メモリ装置において、発振器の周
期的出力信号の周波数を監視及び制御できることは、特
に重要である。特に、処理技術や集積回路装置の動作温
度における変化を含む複数の異なった理由のために、こ
の周波数が変化し得ることは容易に判断される。
【０００３】従来のメモリ試験器は、任意に動作する周
期的信号の周波数を測定するための設備が備わっていな
い。ここで参照する集積回路装置は、一般に、単一のチ
ップで構成する装置、または複数のチップを１つのパッ
ケージにしたものを意味する。チップ上の発振器からの
周期的出力信号の周波数を測定するためには、従来の技
術では、周期的信号がチップ外の、例えばインターバル
・カウンタを有する外部装置に伝送されることが要求さ
れる。従来の技術を用いた別の測定方法は、発振器の周
期的出力信号の周波数を従来のメモリ試験器によって測
定可能な電圧に変換するために、位相同期回路及び周波
数／電圧変換器を、チップの試験接続点の位置でチップ
に設けるものである。これらの状況においては、完全な
周期的信号が、測定が行われる地点に至るまで保証され
なければならない。このことは、特に高い周波数の周期
的信号に対して、いつも簡単に達成できるとは限らない
ことが容易に判断される。さらに、従来の技術におい
て、従来のメモリ装置に付加した特殊な装置が、発振器
の出力信号の周波数を測定するために必要になることが
容易に理解される。
期的信号の周波数を測定するための設備が備わっていな
い。ここで参照する集積回路装置は、一般に、単一のチ
ップで構成する装置、または複数のチップを１つのパッ
ケージにしたものを意味する。チップ上の発振器からの
周期的出力信号の周波数を測定するためには、従来の技
術では、周期的信号がチップ外の、例えばインターバル
・カウンタを有する外部装置に伝送されることが要求さ
れる。従来の技術を用いた別の測定方法は、発振器の周
期的出力信号の周波数を従来のメモリ試験器によって測
定可能な電圧に変換するために、位相同期回路及び周波
数／電圧変換器を、チップの試験接続点の位置でチップ
に設けるものである。これらの状況においては、完全な
周期的信号が、測定が行われる地点に至るまで保証され
なければならない。このことは、特に高い周波数の周期
的信号に対して、いつも簡単に達成できるとは限らない
ことが容易に判断される。さらに、従来の技術におい
て、従来のメモリ装置に付加した特殊な装置が、発振器
の出力信号の周波数を測定するために必要になることが
容易に理解される。
【０００４】イギリス特許公開Ａ−２２１７４６５号
（Ｓｕｎ ＭｉｃｒｏｓｙｓｔｅｍｓＩｎｃ．）では、
ターミナル・カウント検出器が使用されている。その検
出器を用いるために、試験器によって生成されたカウン
トを使用する。その検出器は、カウントが設計によって
決められた所定の限界値に到達したことを検出すると、
発振器を使用不可能にし、カウンタに入力されるクロッ
クの読取りが行われ、それによって周波数が得られる。
カウントを生成する試験器を端子数の少ない装置に使用
することは、少ないビット数がこの試験モードに対して
割当られることを可能にするだけであり、そのため、イ
ンターバル時間を制御する分解能を低くすることにな
る。
（Ｓｕｎ ＭｉｃｒｏｓｙｓｔｅｍｓＩｎｃ．）では、
ターミナル・カウント検出器が使用されている。その検
出器を用いるために、試験器によって生成されたカウン
トを使用する。その検出器は、カウントが設計によって
決められた所定の限界値に到達したことを検出すると、
発振器を使用不可能にし、カウンタに入力されるクロッ
クの読取りが行われ、それによって周波数が得られる。
カウントを生成する試験器を端子数の少ない装置に使用
することは、少ないビット数がこの試験モードに対して
割当られることを可能にするだけであり、そのため、イ
ンターバル時間を制御する分解能を低くすることにな
る。
【０００５】米国特許第５０９９１９６号（Ｌｏｎｇ
ｅｔ ａｌ）では、コンパレータが、イギリス特許公開
Ａ−２２１７４６５号のターミナル・カウント検出器と
同様の方法で使用されている。チップ上に設けられたラ
ッチ回路は、周波数の試験限界を表す値を与えられる。
そして、発振器は、使用可能或いは使用不可能である
が、カウンタの結果は、試験器に送るためには利用でき
ない。代わりに、ラッチ回路に記憶された値と発振器カ
ウンタの値とを比較するコンパレータが、チップ上に存
在する。この比較結果は、周波数に対するゴー・ノー・
ゴー試験を示すものであり、従って、この文献の装置
は、１回の試験で周波数の値を与えるものではなく、代
わりに、周波数を検出するために調査が行われなければ
ならない。さらに、この文献の装置はシリコン領域の点
で費用のかかる回路を特に複雑にするものである。
ｅｔ ａｌ）では、コンパレータが、イギリス特許公開
Ａ−２２１７４６５号のターミナル・カウント検出器と
同様の方法で使用されている。チップ上に設けられたラ
ッチ回路は、周波数の試験限界を表す値を与えられる。
そして、発振器は、使用可能或いは使用不可能である
が、カウンタの結果は、試験器に送るためには利用でき
ない。代わりに、ラッチ回路に記憶された値と発振器カ
ウンタの値とを比較するコンパレータが、チップ上に存
在する。この比較結果は、周波数に対するゴー・ノー・
ゴー試験を示すものであり、従って、この文献の装置
は、１回の試験で周波数の値を与えるものではなく、代
わりに、周波数を検出するために調査が行われなければ
ならない。さらに、この文献の装置はシリコン領域の点
で費用のかかる回路を特に複雑にするものである。
【０００６】
【発明が解決しようとする課題】このように、これら従
来技術による提案は、試験に必要な機能を設けるために
チップに特別な装置を追加することを伴う。本発明は、
集積回路装置において、チップ上の発振器から出力され
る周期的信号の周波数を測定する簡単且つより確かな装
置及び方法を提供することを目的とする。
来技術による提案は、試験に必要な機能を設けるために
チップに特別な装置を追加することを伴う。本発明は、
集積回路装置において、チップ上の発振器から出力され
る周期的信号の周波数を測定する簡単且つより確かな装
置及び方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の一態様によれ
ば、本発明の集積回路装置は、集積回路装置の動作を正
常に制御するための周期的出力信号を発生するように配
置された発振器と、メモリ装置の動作を表示する周期的
信号を正常に受信するための入力を有し、出力カウント
を生成するために前記周期的信号の変化を計数するよう
配置されたカウンタと、所定時間の間実行される試験モ
ードにおいて、前記発振器の周期的出力信号をカウンタ
の入力に選択的に接続するためのスイッチ回路と、前記
カウンタによって生成される出力カウントを、前記所定
時間後に、発振器の周波数を前記出力カウント及び前記
所定時間から引き出すことができる試験器に与えるため
の出力回路とを含んで構成される。
ば、本発明の集積回路装置は、集積回路装置の動作を正
常に制御するための周期的出力信号を発生するように配
置された発振器と、メモリ装置の動作を表示する周期的
信号を正常に受信するための入力を有し、出力カウント
を生成するために前記周期的信号の変化を計数するよう
配置されたカウンタと、所定時間の間実行される試験モ
ードにおいて、前記発振器の周期的出力信号をカウンタ
の入力に選択的に接続するためのスイッチ回路と、前記
カウンタによって生成される出力カウントを、前記所定
時間後に、発振器の周波数を前記出力カウント及び前記
所定時間から引き出すことができる試験器に与えるため
の出力回路とを含んで構成される。
【０００８】集積回路装置が単一のチップ上に備えられ
る場合、出力回路は、出力カウントをチップ外部の試験
器に伝送するための少なくとも１つの出力端子を含んで
構成することができる。発振器からの周期的出力信号の
周波数の測定を、電気的なウェーハ分類時の工程モニタ
として使用することができる。周期的信号自体がチップ
外部から到来する必要はなく、代わりに、周波数の値を
表す論理的信号がより緩和されたタイミング要件をもっ
て伝送されることが重要な利点である。生産時に全ての
チップを試験できることによって、問題が発生した場合
に、早急なフィードバックを製造工程に与えることが可
能となる。
る場合、出力回路は、出力カウントをチップ外部の試験
器に伝送するための少なくとも１つの出力端子を含んで
構成することができる。発振器からの周期的出力信号の
周波数の測定を、電気的なウェーハ分類時の工程モニタ
として使用することができる。周期的信号自体がチップ
外部から到来する必要はなく、代わりに、周波数の値を
表す論理的信号がより緩和されたタイミング要件をもっ
て伝送されることが重要な利点である。生産時に全ての
チップを試験できることによって、問題が発生した場合
に、早急なフィードバックを製造工程に与えることが可
能となる。
【０００９】実施の形態において、スイッチ回路は、発
振器からの周期的出力信号を受信するために接続され、
また、通常の使用においてカウンタへの周期的出力信号
の伝送を禁止するとともに、試験モードにおいてカウン
タへの周期的出力信号の伝送を許可するように作動でき
る。これによって、発振器からの周期的出力信号を、試
験モードの間だけ装置の動作を制御するために使用する
ことができる。しかしながら、スイッチ回路が、発振器
の周期的出力信号を通常使用の装置の動作を正常に制御
するための回路か、試験モードのカウンタのいずれか１
つに接続するように、スイッチ回路を備えることも同様
に可能である。
振器からの周期的出力信号を受信するために接続され、
また、通常の使用においてカウンタへの周期的出力信号
の伝送を禁止するとともに、試験モードにおいてカウン
タへの周期的出力信号の伝送を許可するように作動でき
る。これによって、発振器からの周期的出力信号を、試
験モードの間だけ装置の動作を制御するために使用する
ことができる。しかしながら、スイッチ回路が、発振器
の周期的出力信号を通常使用の装置の動作を正常に制御
するための回路か、試験モードのカウンタのいずれか１
つに接続するように、スイッチ回路を備えることも同様
に可能である。
【００１０】集積回路装置は、試験バス、及び試験モー
ドにおいてカウンタの出力を試験バスに接続するように
作動可能な試験多重交換器を含むことができる。同様
に、出力回路は、試験モードにおいて、出力多重変換器
を介して試験バスに接続されることが可能である。所定
時間経過後にカウンタで生成される出力カウントは、カ
ウンタまたはその他の部分に記憶できるので、制御アド
レス信号に応じて利用できる。カウンタで生成された出
力カウントが、試験バスの容量よりも大きな数を有する
複数のビットの形式であれば、集積回路装置は、複数の
アドレス・サイクルに渡って、出力カウントを試験器に
伝送するための回路を含むことができる。
ドにおいてカウンタの出力を試験バスに接続するように
作動可能な試験多重交換器を含むことができる。同様
に、出力回路は、試験モードにおいて、出力多重変換器
を介して試験バスに接続されることが可能である。所定
時間経過後にカウンタで生成される出力カウントは、カ
ウンタまたはその他の部分に記憶できるので、制御アド
レス信号に応じて利用できる。カウンタで生成された出
力カウントが、試験バスの容量よりも大きな数を有する
複数のビットの形式であれば、集積回路装置は、複数の
アドレス・サイクルに渡って、出力カウントを試験器に
伝送するための回路を含むことができる。
【００１１】本発明は、特に、集積回路記憶装置に適用
できるが、これに限られるものではなく、特にフラッシ
ュ・メモリ装置にも適用できる。集積回路装置がメモリ
を含む場合、試験器から引き出される発振器の周波数値
は、メモリ内のアドレス可能位置に記憶できる。記憶装
置がフラッシュ・メモリである場合、その周波数は、他
の共通に記憶され装置を特徴づける電気的パラメータと
同様に、フラッシュ・メモリ装置中のＯＴＰ（ｏｎｅ
ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）セルに記憶でき
る。問題点による損害が生じる場合には、このことは集
積回路装置を製造するのに用いられる工程の状態につい
ての有効な指示を提供する。また、それは信頼性に関す
る問題、例えば、装置の動作が、汚染した場合に起こり
得る異なった動作で変化するような場合の問題を処理す
るのにも役立つ。このことを確証するため、装置は上述
の方法で再度試験することができ、実際に測定された周
波数と記憶された周波数との比較がこの問題点を示す。
できるが、これに限られるものではなく、特にフラッシ
ュ・メモリ装置にも適用できる。集積回路装置がメモリ
を含む場合、試験器から引き出される発振器の周波数値
は、メモリ内のアドレス可能位置に記憶できる。記憶装
置がフラッシュ・メモリである場合、その周波数は、他
の共通に記憶され装置を特徴づける電気的パラメータと
同様に、フラッシュ・メモリ装置中のＯＴＰ（ｏｎｅ
ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）セルに記憶でき
る。問題点による損害が生じる場合には、このことは集
積回路装置を製造するのに用いられる工程の状態につい
ての有効な指示を提供する。また、それは信頼性に関す
る問題、例えば、装置の動作が、汚染した場合に起こり
得る異なった動作で変化するような場合の問題を処理す
るのにも役立つ。このことを確証するため、装置は上述
の方法で再度試験することができ、実際に測定された周
波数と記憶された周波数との比較がこの問題点を示す。
【００１２】発振器から出力される周期的信号の周波数
は温度に依存するので、周波数の値を記憶することによ
って、チップまたはパッケージの温度係数を確かめるこ
ともできる。メモリ装置に記憶された周波数と共に初期
温度の情報は、公知の参照係数を提供する。また、本発
明は、集積回路装置の動作を所定時間の間正常に制御す
るための集積回路装置内に設けられた発振器を使用可能
にして、前記所定時間の間、発振器が周期的出力信号を
発生できるようにするステップと、前記周期的出力信号
を、通常使用の装置の動作を表示するために前記集積回
路装置内に設けられ、出力カウントを生成するために前
記周期的信号の変化を計数するように配置されたカウン
タの入力に接続するステップと、前記出力カウントを、
前記出力カウント及び前記所定時間から発振器の周波数
を引き出すことができる試験器に供給するステップと、
を含んで構成される集積回路装置を試験する方法も提供
する。
は温度に依存するので、周波数の値を記憶することによ
って、チップまたはパッケージの温度係数を確かめるこ
ともできる。メモリ装置に記憶された周波数と共に初期
温度の情報は、公知の参照係数を提供する。また、本発
明は、集積回路装置の動作を所定時間の間正常に制御す
るための集積回路装置内に設けられた発振器を使用可能
にして、前記所定時間の間、発振器が周期的出力信号を
発生できるようにするステップと、前記周期的出力信号
を、通常使用の装置の動作を表示するために前記集積回
路装置内に設けられ、出力カウントを生成するために前
記周期的信号の変化を計数するように配置されたカウン
タの入力に接続するステップと、前記出力カウントを、
前記出力カウント及び前記所定時間から発振器の周波数
を引き出すことができる試験器に供給するステップと、
を含んで構成される集積回路装置を試験する方法も提供
する。
【００１３】従って、発振器は試験器によっていつでも
制御できるので、比較的安価な試験器により非常に正確
にこの発振器を制御することができる。このことによっ
て、測定が行われる時間をより正確に制御することがで
きる。特に、イギリス特許公開Ａ−２２１７４６５に記
載された型のターミナル・カウント検出器の必要性を回
避する。さらに、好ましい実施態様において、本発明
は、通常の動作をする集積回路装置に通常に利用できる
コンポーネントを使用するので、シリコン領域の点でさ
らに経費を追加することはない。
制御できるので、比較的安価な試験器により非常に正確
にこの発振器を制御することができる。このことによっ
て、測定が行われる時間をより正確に制御することがで
きる。特に、イギリス特許公開Ａ−２２１７４６５に記
載された型のターミナル・カウント検出器の必要性を回
避する。さらに、好ましい実施態様において、本発明
は、通常の動作をする集積回路装置に通常に利用できる
コンポーネントを使用するので、シリコン領域の点でさ
らに経費を追加することはない。
【００１４】
【発明の実施の形態】本発明を理解し、また、本発明を
実施する方法を示すために、ここで実施の形態を添付図
に基づいて説明する。図１は、本発明におけるフラッシ
ュ・メモリ装置のブロック図を示し、図２は、本発明を
示す装置の制御回路図を示す。
実施する方法を示すために、ここで実施の形態を添付図
に基づいて説明する。図１は、本発明におけるフラッシ
ュ・メモリ装置のブロック図を示し、図２は、本発明を
示す装置の制御回路図を示す。
【００１５】背景として、フラッシュ・メモリ装置の主
要構成要素を図１を参照しながら説明する。図中の２
は、複数のフラッシュ・メモリ・セルで構成されるメモ
リ・アレーを示し、各フラッシュ・メモリ・セルは公知
の様式でプログラムされ、消去されまた読取りされるこ
とができる。メモリ・アレー２はまた、不変のデータを
保持する複数のＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒ
ａｍｍａｂｌｅ）セルを含む。メモリ・アレー２は、語
線電圧ドライバ４及びパス・ゲート電圧ドライバ６によ
って制御される。パス・ゲート・マルチプレクサ８は、
メモリ・アレーのビット線を、メモリ・アレーをプログ
ラムするためのパス・ゲート電圧ドライバ６か、または
メモリ・アレーから読取りをするための感度増幅器１０
かのどちらか一方に接続させる。行アドレスは、ライン
１２を介して語線電圧ドライバ４を制御する行デコーダ
１４に送られる。同様に、列アドレスは、ライン１６を
介してパス・ゲート電圧ドライバ６を制御する列デコー
ダ１８に送られる。感度増幅器１０を介してメモリ・ア
レー２から読取られたデータは、データ出力回路２０及
び出力ドライバ回路２４を介して入出力パッド２２に伝
送される。メモリ・アレー２内にプログラムされるデー
タは、データ入力回路２６とデータをメモリ・アレー２
内にプログラムさせるためのパス・ゲート・マルチプレ
クサ８を制御するプログラム・ブロック２８と、を介し
て入出力パッド２２から送られる。制御ブロック３０
は、ライン３２を通る出力信号によって集積回路装置の
動作を制御する。これらの信号は、周期的信号、また
は、装置内で起こる事象で、プログラム、消去及び読取
りを含む事象のタイミングを制御するクロックを含む。
制御ブロック３０はまた、出力マルチプレクサ３４と、
出力ドライバ回路２４とを介して入出力パッド２２に接
続される。
要構成要素を図１を参照しながら説明する。図中の２
は、複数のフラッシュ・メモリ・セルで構成されるメモ
リ・アレーを示し、各フラッシュ・メモリ・セルは公知
の様式でプログラムされ、消去されまた読取りされるこ
とができる。メモリ・アレー２はまた、不変のデータを
保持する複数のＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒ
ａｍｍａｂｌｅ）セルを含む。メモリ・アレー２は、語
線電圧ドライバ４及びパス・ゲート電圧ドライバ６によ
って制御される。パス・ゲート・マルチプレクサ８は、
メモリ・アレーのビット線を、メモリ・アレーをプログ
ラムするためのパス・ゲート電圧ドライバ６か、または
メモリ・アレーから読取りをするための感度増幅器１０
かのどちらか一方に接続させる。行アドレスは、ライン
１２を介して語線電圧ドライバ４を制御する行デコーダ
１４に送られる。同様に、列アドレスは、ライン１６を
介してパス・ゲート電圧ドライバ６を制御する列デコー
ダ１８に送られる。感度増幅器１０を介してメモリ・ア
レー２から読取られたデータは、データ出力回路２０及
び出力ドライバ回路２４を介して入出力パッド２２に伝
送される。メモリ・アレー２内にプログラムされるデー
タは、データ入力回路２６とデータをメモリ・アレー２
内にプログラムさせるためのパス・ゲート・マルチプレ
クサ８を制御するプログラム・ブロック２８と、を介し
て入出力パッド２２から送られる。制御ブロック３０
は、ライン３２を通る出力信号によって集積回路装置の
動作を制御する。これらの信号は、周期的信号、また
は、装置内で起こる事象で、プログラム、消去及び読取
りを含む事象のタイミングを制御するクロックを含む。
制御ブロック３０はまた、出力マルチプレクサ３４と、
出力ドライバ回路２４とを介して入出力パッド２２に接
続される。
【００１６】プログラム、消去及び読取りの詳細につい
ては、当業者によく知られているので、ここでは説明を
省略する。さらに、プログラム、消去及び読取りに必要
な回路もいくつかは、同様に、当業者によく知られてい
るので、図１には示されていない。本発明は、制御ブロ
ック３０の構成要素及び装置を試験するために用いられ
る方法にある。これについて、図２を参照しながらさら
に詳しく記述する。
ては、当業者によく知られているので、ここでは説明を
省略する。さらに、プログラム、消去及び読取りに必要
な回路もいくつかは、同様に、当業者によく知られてい
るので、図１には示されていない。本発明は、制御ブロ
ック３０の構成要素及び装置を試験するために用いられ
る方法にある。これについて、図２を参照しながらさら
に詳しく記述する。
【００１７】制御ブロック３０の動作は、データ入力回
路２６を介してチップに入力されライン３６を通り制御
ブロック３０に送られるデータか、またはチップの端子
（例えば、chip enable, write enable and address pi
ns）、例えば図１の端子３８により示されるような端子
に印加された信号のいずれかによって制御できる。図２
に示すように、制御ブロック３０は、発振器制御論理回
路４６からの発振器使用可能ライン４４により制御され
る使用可能入力４２を有する発振器４０を含む。発振器
制御論理回路４６は、任意の適切な端子を使用すること
ができるが、図１に示した端子に対応する、３８で示さ
れるチップの端子から強制試験モード信号を受信する。
発振器制御論理回路４６はまた、ライン３７によりデー
タ入力回路から制御信号を受信する。制御ブロック３０
は、さらに、カウンタ・クロック制御論理回路４８を含
んで構成され、カウンタ・クロック制御論理回路４８
は、次の信号を受信する。
路２６を介してチップに入力されライン３６を通り制御
ブロック３０に送られるデータか、またはチップの端子
（例えば、chip enable, write enable and address pi
ns）、例えば図１の端子３８により示されるような端子
に印加された信号のいずれかによって制御できる。図２
に示すように、制御ブロック３０は、発振器制御論理回
路４６からの発振器使用可能ライン４４により制御され
る使用可能入力４２を有する発振器４０を含む。発振器
制御論理回路４６は、任意の適切な端子を使用すること
ができるが、図１に示した端子に対応する、３８で示さ
れるチップの端子から強制試験モード信号を受信する。
発振器制御論理回路４６はまた、ライン３７によりデー
タ入力回路から制御信号を受信する。制御ブロック３０
は、さらに、カウンタ・クロック制御論理回路４８を含
んで構成され、カウンタ・クロック制御論理回路４８
は、次の信号を受信する。
【００１８】ライン５０によるシステム・クロック・カ
ウント試験モード信号。ライン５２による一般制御信
号。ライン５４によるプログラム制御信号。ライン５６
による消去制御信号。ライン５８による発振器からの周
期的出力信号であって、その周期的出力信号は図２にお
いてシステム・クロックで示される。
ウント試験モード信号。ライン５２による一般制御信
号。ライン５４によるプログラム制御信号。ライン５６
による消去制御信号。ライン５８による発振器からの周
期的出力信号であって、その周期的出力信号は図２にお
いてシステム・クロックで示される。
【００１９】カウンタ・クロック制御論理回路４８は、
出力ライン６０を介してカウンタ６２に接続される。こ
のカウンタは、装置の故障モードの警報を出すための従
来の集積回路のフラッシュ・メモリ装置に、一般的に存
在する。このカウンタはまた、通常の動作において他の
目的のために用いられることも可能である。同様に、発
振器からの出力信号は、通常使用において、出力ライン
３２を介して正常に動作を制御するために使用される。
出力ライン６０を介してカウンタ６２に接続される。こ
のカウンタは、装置の故障モードの警報を出すための従
来の集積回路のフラッシュ・メモリ装置に、一般的に存
在する。このカウンタはまた、通常の動作において他の
目的のために用いられることも可能である。同様に、発
振器からの出力信号は、通常使用において、出力ライン
３２を介して正常に動作を制御するために使用される。
【００２０】カウンタ６２は、出力カウントを表す１０
ビット出力を有する。この出力カウントはライン６６に
より、故障モードの警報を出すことが可能なデコーダ６
４へ送られる。出力カウントはまた、出力マルチプレク
サ３４に接続される試験マルチプレクサ６８に送られ
る。試験マルチプレクサ６８は、ライン７０による故障
カウンタ出力試験モード信号によって制御され、ライン
７２によるマルチプレクサ制御アドレスを受信する。試
験マルチプレクサ６８は、出力マルチプレクサ３４に接
続された２方向バスである８ビット試験バスに８ビット
出力を送信する。
ビット出力を有する。この出力カウントはライン６６に
より、故障モードの警報を出すことが可能なデコーダ６
４へ送られる。出力カウントはまた、出力マルチプレク
サ３４に接続される試験マルチプレクサ６８に送られ
る。試験マルチプレクサ６８は、ライン７０による故障
カウンタ出力試験モード信号によって制御され、ライン
７２によるマルチプレクサ制御アドレスを受信する。試
験マルチプレクサ６８は、出力マルチプレクサ３４に接
続された２方向バスである８ビット試験バスに８ビット
出力を送信する。
【００２１】特殊試験モード時の、発振器４０によって
生成されるシステム・クロック５８の周波数を測定する
ための制御ブロックの使用について説明する。端子３８
からの強制試験モード信号は、その信号の状態に応じ
て、発振器の使用可能入力４２を介して発振器を使用可
能または使用不可能にする発振器制御論理回路４６に合
図を送る。カウンタ・クロック制御論理回路４８は、ラ
イン６０によりカウンタ６２にシステム・クロック５８
を送るか否かを制御して、カウンタを増加する。カウン
タ・クロック制御論理回路は、ライン５０によるシステ
ム・クロック・カウント試験モード信号に応じて、シス
テム・クロック５８をカウンタ６２に接続するように制
御される。
生成されるシステム・クロック５８の周波数を測定する
ための制御ブロックの使用について説明する。端子３８
からの強制試験モード信号は、その信号の状態に応じ
て、発振器の使用可能入力４２を介して発振器を使用可
能または使用不可能にする発振器制御論理回路４６に合
図を送る。カウンタ・クロック制御論理回路４８は、ラ
イン６０によりカウンタ６２にシステム・クロック５８
を送るか否かを制御して、カウンタを増加する。カウン
タ・クロック制御論理回路は、ライン５０によるシステ
ム・クロック・カウント試験モード信号に応じて、シス
テム・クロック５８をカウンタ６２に接続するように制
御される。
【００２２】通常の使用において、カウンタの出力は、
回路の他の部分により使用される遅延を生成するため
に、例えば、図２に示すように、デコーダ６４によって
復号化されて、故障モードを合図する。本発明の目的の
ために、カウンタ６２の出力は、ライン７０によるカウ
ンタ出力試験モード信号の制御下の試験マルチプレクサ
６８を介して試験バス７４に接続される。出力カウント
は、このように、出力マルチプレクサ３４及び出力ドラ
イバ２４を通り、入出力パッド２２を通って、チップ外
部に与えられる。外部試験器７８は、出力カウントを受
信し、強制試験モード信号を供給する。外部試験器７８
はまた、ライン５０〜５６によりカウンタ・クロック制
御論理回路、及びライン７０、７２により試験マルチプ
レクサ６８に信号を供給する。ただし、明快にするた
め、図２には、これらの接続は示されていない。代わり
に、ライン５０〜５６及び７０〜７２による信号は、本
発明の一部を構成しないため、ここでは記載されない制
御ブロック３０内の付加的回路によって供給できる。
回路の他の部分により使用される遅延を生成するため
に、例えば、図２に示すように、デコーダ６４によって
復号化されて、故障モードを合図する。本発明の目的の
ために、カウンタ６２の出力は、ライン７０によるカウ
ンタ出力試験モード信号の制御下の試験マルチプレクサ
６８を介して試験バス７４に接続される。出力カウント
は、このように、出力マルチプレクサ３４及び出力ドラ
イバ２４を通り、入出力パッド２２を通って、チップ外
部に与えられる。外部試験器７８は、出力カウントを受
信し、強制試験モード信号を供給する。外部試験器７８
はまた、ライン５０〜５６によりカウンタ・クロック制
御論理回路、及びライン７０、７２により試験マルチプ
レクサ６８に信号を供給する。ただし、明快にするた
め、図２には、これらの接続は示されていない。代わり
に、ライン５０〜５６及び７０〜７２による信号は、本
発明の一部を構成しないため、ここでは記載されない制
御ブロック３０内の付加的回路によって供給できる。
【００２３】特殊試験モードは、任意の公知の様式で入
力されることができ、例えば、端子３８及びライン５０
に接続された端子に与えられる外部信号により、また
は、制御ライン３６に接続するデータ入力回路２６を介
して、試験モード符号を一時的に蓄えることにより可能
である。試験モードが入力される方法は、本発明にとっ
て重要ではなく、試験モードを入力する方法を提供する
ことは当業者によく知られていることである。
力されることができ、例えば、端子３８及びライン５０
に接続された端子に与えられる外部信号により、また
は、制御ライン３６に接続するデータ入力回路２６を介
して、試験モード符号を一時的に蓄えることにより可能
である。試験モードが入力される方法は、本発明にとっ
て重要ではなく、試験モードを入力する方法を提供する
ことは当業者によく知られていることである。
【００２４】試験モードにおいて、発振器４０は、試験
器７８で決定される所定時間の間使用可能になる。この
所定時間の間に、システム・クロック５８は、カウンタ
を増加するために、カウンタ・クロック制御論理回路４
８を介してライン６０によりカウンタ６２に与えられ
る。所定時間の終わりに、出力カウントを試験バス７４
を介して、入出力パッド２２によりチップ外部に供給す
ることができる位置から試験器７８まで送るために、試
験マルチプレクサ６８を制御することで、カウンタ出力
が装置から読出される。これは、ライン７０のカウンタ
出力試験モード信号及びライン７２のマルチプレクサ制
御アドレスを設定することによって行われる。多くの発
振器は、始動後、発振器の動作周波数に到達するまで、
一定時間を必要とする。このような場合、発振器は、ラ
イン５０によるシステム・クロック・カウント試験モー
ド信号の制御下で一定時間が経過するまで、その出力を
カウンタに接続することができない。
器７８で決定される所定時間の間使用可能になる。この
所定時間の間に、システム・クロック５８は、カウンタ
を増加するために、カウンタ・クロック制御論理回路４
８を介してライン６０によりカウンタ６２に与えられ
る。所定時間の終わりに、出力カウントを試験バス７４
を介して、入出力パッド２２によりチップ外部に供給す
ることができる位置から試験器７８まで送るために、試
験マルチプレクサ６８を制御することで、カウンタ出力
が装置から読出される。これは、ライン７０のカウンタ
出力試験モード信号及びライン７２のマルチプレクサ制
御アドレスを設定することによって行われる。多くの発
振器は、始動後、発振器の動作周波数に到達するまで、
一定時間を必要とする。このような場合、発振器は、ラ
イン５０によるシステム・クロック・カウント試験モー
ド信号の制御下で一定時間が経過するまで、その出力を
カウンタに接続することができない。
【００２５】出力カウントが、試験バスのビット容量
（この例においては８）よりも大きいビット数（この例
においては１０）を有する場合、出力カウントは、ライ
ン７２によるマルチプレクサ制御アドレスの制御下で複
数のサイクルで試験バスに与えられる。システム・クロ
ック５８の周波数は、試験器７８に与えられた出力カウ
ントの値及び発振器を使用可能にし試験器７８によって
決定される所定時間によって決めることができる。所望
の場合は、この周波数の値は、ＵＰＲＯＭまたは他の適
宜な不変のセル内のメモリー・アレー２内に書き込むこ
とができる。これは、公知の様式でメモリー・アレーを
プログラムすることによって行われる。
（この例においては８）よりも大きいビット数（この例
においては１０）を有する場合、出力カウントは、ライ
ン７２によるマルチプレクサ制御アドレスの制御下で複
数のサイクルで試験バスに与えられる。システム・クロ
ック５８の周波数は、試験器７８に与えられた出力カウ
ントの値及び発振器を使用可能にし試験器７８によって
決定される所定時間によって決めることができる。所望
の場合は、この周波数の値は、ＵＰＲＯＭまたは他の適
宜な不変のセル内のメモリー・アレー２内に書き込むこ
とができる。これは、公知の様式でメモリー・アレーを
プログラムすることによって行われる。
【００２６】上記好ましい実施形態では、少量のシリコ
ン領域のみを使用するだけなので、リニア・フィードバ
ック・シフト・レジスタ・カウンタが使用される。しか
しながら、いずれのカウンタでも本発明に使用できるこ
とは容易に判断される。コンポーネント、即ち、通常の
動作のための集積回路装置上に既にある発振器及びカウ
ンタを使用することによって、試験を実施するための回
路を設けるために必要なシリコン領域の量が最少に保た
れる。さらに、試験モードによって、情報の有効な項
目、即ち、システム・クロックの周波数を、非常に簡単
な様式でモニタ及び制御することが可能になる。これ
は、この値が各チップ毎に、チップ寿命の間に何回でも
測定できることを意味している。なぜなら、システム・
クロックの周波数を求めるためには、チップ外部のシス
テム・クロックを取り込む必要があるので、これは従来
の技術では不可能である。
ン領域のみを使用するだけなので、リニア・フィードバ
ック・シフト・レジスタ・カウンタが使用される。しか
しながら、いずれのカウンタでも本発明に使用できるこ
とは容易に判断される。コンポーネント、即ち、通常の
動作のための集積回路装置上に既にある発振器及びカウ
ンタを使用することによって、試験を実施するための回
路を設けるために必要なシリコン領域の量が最少に保た
れる。さらに、試験モードによって、情報の有効な項
目、即ち、システム・クロックの周波数を、非常に簡単
な様式でモニタ及び制御することが可能になる。これ
は、この値が各チップ毎に、チップ寿命の間に何回でも
測定できることを意味している。なぜなら、システム・
クロックの周波数を求めるためには、チップ外部のシス
テム・クロックを取り込む必要があるので、これは従来
の技術では不可能である。
【図１】本発明の一実施形態に係るフラッシュ・メモリ
装置のブロック図
装置のブロック図
【図２】同上実施形態の制御回路図
２ メモリー・アレー ２２ 入出力パッド ２４ 出力ドライバ ３０ 制御ブロック ３４ 出力マルチプレクサ ４０ 発振器 ４８ カウンタ・クロック制御論理回路 ６２ カウンタ ６８ 試験マルチプレクサ ７４ 試験バス ７８ 試験器
Claims (21)
- 【請求項１】集積回路装置であって、前記集積回路装置
の動作を正常に制御するための周期的出力信号を発生す
るように配置された発振器と、 メモリ装置の動作を表示する周期的信号を正常に受信す
るための入力を有し、出力カウントを生成するために前
記周期的信号の変化を計数するよう配置されたカウンタ
と、 所定時間の間実行される試験モードにおいて、前記発振
器の周期的出力信号をカウンタの入力に選択的に接続す
るためのスイッチ回路と、 前記カウンタによって生成される出力カウントを、前記
所定時間後に、発振器の周波数を前記出力カウント及び
前記所定時間から引き出すことができる試験器に与える
ための出力回路とを含んで構成されることを特徴とする
集積回路装置。 - 【請求項２】単一のチップ上に備えられ、前記出力回路
は前記出力カウントをチップ外部の試験器に伝送するた
めの少なくとも１つの出力端子を含で構成されることを
特徴とする請求項１記載の集積回路装置。 - 【請求項３】前記スイッチ回路は、発振器からの前記周
期的出力信号を受信するために接続され、且つ、通常使
用において前記カウンタへの前記周期的出力信号の伝送
を禁止するとともに、試験モードにおいて前記カウンタ
への前記周期的出力信号の伝送を許可するように作動で
きることを特徴とする請求項１又は２記載の集積回路装
置。 - 【請求項４】前記スイッチ回路は、発振器の前記周期的
出力信号を、通常の使用において装置の動作を正常に制
御するための回路、及び前記試験モードにおいて前記カ
ウンタのいずれか一方に接続するように作動できること
を特徴とする請求項１又は２記載の集積回路装置。 - 【請求項５】前記発振器は前記試験モードの選択によっ
て前記所定時間の間使用可能になる使用可能入力を有す
ることを特徴とする請求項１〜４のいずれか１つに記載
の集積回路装置。 - 【請求項６】試験バスと、前記試験モードにおいて前記
カウンタの出力を試験バスに接続するように作動可能な
試験マルチプレクサとを含んで構成されることを特徴と
する請求項１〜５のいずれか１つに記載の集積回路装
置。 - 【請求項７】前記出力回路は、前記試験モードにおいて
出力マルチプレクサを介して試験バスに接続されること
を特徴とする請求項６記載の集積回路装置。 - 【請求項８】前記所定時間経過後にカウンタによって生
成される出力カウントは、記憶され且つ制御アドレス信
号に応じて利用できることを特徴とする請求項１〜７の
いずれか１つに記載の集積回路装置。 - 【請求項９】前記カウンタで生成された出力カウント
が、試験バスの容量よりも大きなビット数を有する複数
のビットの形式であり、複数のアドレス・サイクルに渡
って、前記出力カウントを前記試験器に伝送するための
回路をさらに含んで構成されることを特徴とする請求項
６又は８記載の集積回路装置。 - 【請求項１０】アドレス端子を含んで構成され、該アド
レス端子を介して前記制御アドレス信号が与えられるこ
とを特徴とする請求項８又は９記載の集積回路装置。 - 【請求項１１】前記スイッチ回路は、アドレス端子から
の試験モード実施信号を受信するように接続されること
を特徴とする請求項１〜10のいずれか１つに記載の集積
回路装置。 - 【請求項１２】前記試験器から引き出された発振器の周
波数の値を装置中のアドレス可能位置に記憶するメモリ
を有することを特徴とする請求項１〜11のいずれか１つ
に記載の集積回路装置。 - 【請求項１３】メモリ装置であることを特徴とする請求
項１〜１１のいずれか１つに記載の集積回路装置。 - 【請求項１４】集積回路装置の動作を、所定時間の間、
正常に制御するための集積回路装置内に設けられた発振
器を使用可能にして、前記所定時間の間、発振器が周期
的出力信号を発生できるようにするステップと、 前記周期的出力信号を、通常使用の装置の動作を表示す
るために前記集積回路装置内に設けられ、出力カウント
を生成するために前記周期的信号の変化を計数するよう
に配置されたカウンタの入力に接続するステップと、 前記出力カウントを、前記出力カウント及び前記所定時
間から発振器の周波数を引き出すことができる試験器に
供給するステップと、 を含んで構成されることを特徴とする集積回路装置の試
験方法。 - 【請求項１５】前記集積回路装置は単一のチップ上に備
えられ、且つ前記試験器はチップ外部にあることを特徴
とする請求項１４記載の集積回路装置の試験方法。 - 【請求項１６】試験バス及び試験マルチプレクサを含ん
で構成される集積回路装置を試験するために使用される
とき、前記試験マルチプレクサを介して、前記カウンタ
の出力を試験バスに接続して、前記出力カウントを試験
器に供給することを含んで構成されることを特徴とする
請求項１４又は１５記載の集積回路装置の試験方法。 - 【請求項１７】前記所定時間経過後、カウンタによって
生成された出力カウントは、記憶され且つ制御アドレス
信号に応じて利用できることを特徴とする請求項１４〜
１６のいずれか１つに記載の集積回路装置の試験方法。 - 【請求項１８】前記出力カウントは、試験バスの容量よ
りも大きなビット数を有する複数のビットとして供給さ
れ、且つ、複数のアドレス・サイクルに渡って、前記出
力カウントが前記試験器に伝送されることを特徴とする
請求項１６又は１７記載の集積回路装置の試験方法。 - 【請求項１９】前記制御アドレス信号は集積回路装置の
アドレス端子を介して供給されることを特徴とする請求
項１６又は１７記載の集積回路装置の試験方法。 - 【請求項２０】試験モードは集積回路装置のアドレス端
子に信号を印加することによって行われることを特徴と
する請求項１４〜１９のいずれか１つに記載の集積回路
装置の試験方法。 - 【請求項２１】前記集積回路装置は、メモリを有し、且
つ、試験器により引き出された発振器の周波数が、装置
内のアドレス可能位置に記憶されて装置を試験すること
を特徴とする請求項１４〜２０のいずれか１つに記載の
集積回路装置の試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9417244:2 | 1994-08-26 | ||
| GB9417244A GB9417244D0 (en) | 1994-08-26 | 1994-08-26 | Integrated circuit device and test method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203298A true JPH08203298A (ja) | 1996-08-09 |
| JP2868710B2 JP2868710B2 (ja) | 1999-03-10 |
Family
ID=10760431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7218673A Expired - Fee Related JP2868710B2 (ja) | 1994-08-26 | 1995-08-28 | 集積回路装置及びその試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5619463A (ja) |
| EP (1) | EP0702238B1 (ja) |
| JP (1) | JP2868710B2 (ja) |
| DE (1) | DE69531919D1 (ja) |
| GB (1) | GB9417244D0 (ja) |
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1995
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