JP2868710B2 - 集積回路装置及びその試験方法 - Google Patents
集積回路装置及びその試験方法Info
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- 238000010998 test method Methods 0.000 title claims 7
- 238000012360 testing method Methods 0.000 claims description 74
- 230000000737 periodic effect Effects 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置の試
験に関連し、特に、集積回路記憶装置、例えばフラッシ
ュ・メモリ装置の試験に好適なものである。
験に関連し、特に、集積回路記憶装置、例えばフラッシ
ュ・メモリ装置の試験に好適なものである。
【０００２】
【従来の技術】多くの集積回路装置は、装置の動作を正
常に制御するための周期的出力信号を発生する発振器を
含んでいる。ある集積回路記憶装置においては、発振器
は、周期的出力信号の周波数が所定のパラメータ中に広
く存続するという条件では、その周期的出力信号の周波
数は臨界的ではない役割を果たす。しかしながら、集積
回路フラッシュ・メモリ装置においては、発振器は、フ
ラッシュ・メモリ・セルに対するプログラム及び消去の
時間を制御し、また、プログラムや異なったモード間に
おける状態の移行に関する他のタイミング事象も制御す
るのに、より臨界的な役割をもつ。従って、集積回路フ
ラッシュ・メモリ装置においては、発振器の周期的出力
信号の周波数を監視及び制御しうるようにすることが、
特に重要である。特に、集積回路装置の処理技術及び動
作温度における変化を含む複数の異なった理由のため
に、この周波数が変化するおそれがあることは容易に判
断される。
常に制御するための周期的出力信号を発生する発振器を
含んでいる。ある集積回路記憶装置においては、発振器
は、周期的出力信号の周波数が所定のパラメータ中に広
く存続するという条件では、その周期的出力信号の周波
数は臨界的ではない役割を果たす。しかしながら、集積
回路フラッシュ・メモリ装置においては、発振器は、フ
ラッシュ・メモリ・セルに対するプログラム及び消去の
時間を制御し、また、プログラムや異なったモード間に
おける状態の移行に関する他のタイミング事象も制御す
るのに、より臨界的な役割をもつ。従って、集積回路フ
ラッシュ・メモリ装置においては、発振器の周期的出力
信号の周波数を監視及び制御しうるようにすることが、
特に重要である。特に、集積回路装置の処理技術及び動
作温度における変化を含む複数の異なった理由のため
に、この周波数が変化するおそれがあることは容易に判
断される。
【０００３】従来のメモリ試験器は、自走する周期的信
号の周波数を測定するために設けられているものではな
い。ここで参照する集積回路装置は、一般に、単一のチ
ップで構成する装置、または複数のチップを１つのパッ
ケージにしたものを意味する。チップ上の発振器からの
周期的出力信号の周披数を測定するためには、従来の技
術では、周期的信号をチップ外の、例えばインターバル
・カウンタを有する外部装置に伝送する必要がある。従
来の技術を用いた別の測定方法は、発振器の周期的出力
信号の周波数を従来のメモリ試験器によって測定可能な
電圧に変換するために、位相ロックル−プ及び周波数／
電圧変換器を、チップとの試験境界の位置に設ける方法
である。これらの状態においては、周期的信号の完全性
を、測定が行われる地点に至るまで保証しなければなら
ない。このことは、特に高い周波数の周期的信号に対し
て、いつも簡単に達成できるとは限らないことが容易に
判断される。さらに、従来の技術においては、従来のメ
モリ装置に付加して現存の技術の特殊な装置が、発振器
の出力信号の周波数を測定するために必要になることが
容易に理解される。
号の周波数を測定するために設けられているものではな
い。ここで参照する集積回路装置は、一般に、単一のチ
ップで構成する装置、または複数のチップを１つのパッ
ケージにしたものを意味する。チップ上の発振器からの
周期的出力信号の周披数を測定するためには、従来の技
術では、周期的信号をチップ外の、例えばインターバル
・カウンタを有する外部装置に伝送する必要がある。従
来の技術を用いた別の測定方法は、発振器の周期的出力
信号の周波数を従来のメモリ試験器によって測定可能な
電圧に変換するために、位相ロックル−プ及び周波数／
電圧変換器を、チップとの試験境界の位置に設ける方法
である。これらの状態においては、周期的信号の完全性
を、測定が行われる地点に至るまで保証しなければなら
ない。このことは、特に高い周波数の周期的信号に対し
て、いつも簡単に達成できるとは限らないことが容易に
判断される。さらに、従来の技術においては、従来のメ
モリ装置に付加して現存の技術の特殊な装置が、発振器
の出力信号の周波数を測定するために必要になることが
容易に理解される。
【０００４】イギリス特許公開Ａ−２２１７４６５号
（Ｓｕｎ ＭｉｃｒｏｓｙｓｔｅｍｓＩｎｃ．）では、
タ−ミナル・カウント検出器が使用されている。その検
出器に供給するのに、試験器によって生成されたカウン
ト値を使用している。その検出器が、カウント値が設計
によって決められた所定の限界値に到達したことを検出
すると、発振器を不作動にし、クロック入力カウンタの
読取りを行ない、それによって周披数が得られる。カウ
ント値を生成する試験器を端子数の少ない装置に使用す
ることは、少ないビット数がこの試験モードに対して割
当られることを可能にするだけであり、そのため、イン
ターバル時間を制御する分解能を低くすることになる。
（Ｓｕｎ ＭｉｃｒｏｓｙｓｔｅｍｓＩｎｃ．）では、
タ−ミナル・カウント検出器が使用されている。その検
出器に供給するのに、試験器によって生成されたカウン
ト値を使用している。その検出器が、カウント値が設計
によって決められた所定の限界値に到達したことを検出
すると、発振器を不作動にし、クロック入力カウンタの
読取りを行ない、それによって周披数が得られる。カウ
ント値を生成する試験器を端子数の少ない装置に使用す
ることは、少ないビット数がこの試験モードに対して割
当られることを可能にするだけであり、そのため、イン
ターバル時間を制御する分解能を低くすることになる。
【０００５】米国特許第５０９９１９６号（Ｌｏｎｇ
ｅｔ ａｌ）では、コンパレータが、イギリス特許公開
Ａ−２２１７４６５号のターミナル・カウント検出器と
同様の方法で使用されている。チップ上に設けられたラ
ッチ回路は、周波数の試験限界を表わす値を与えられ
る。そして、発振器は、使用可能或いは使用不可能であ
るが、カウンタの結果は、試験器に送るためには利用で
きない。代わりに、ラッチ回路に記憶された値と発振器
カウンタの値とを比較するコンパレータが、チップ上に
存在する。この比較結果は、周波数に対するゴー・ノー
・ゴー試験を示すものであり、従って、この文献の装置
は、１回の試験で周波数の値を与えるものではなく、代
わりに、周波数を検出するために調査が行われなければ
ならない。さらに、この文献の装置は複雑でシリコン面
積の点で費用がかかるものである。
ｅｔ ａｌ）では、コンパレータが、イギリス特許公開
Ａ−２２１７４６５号のターミナル・カウント検出器と
同様の方法で使用されている。チップ上に設けられたラ
ッチ回路は、周波数の試験限界を表わす値を与えられ
る。そして、発振器は、使用可能或いは使用不可能であ
るが、カウンタの結果は、試験器に送るためには利用で
きない。代わりに、ラッチ回路に記憶された値と発振器
カウンタの値とを比較するコンパレータが、チップ上に
存在する。この比較結果は、周波数に対するゴー・ノー
・ゴー試験を示すものであり、従って、この文献の装置
は、１回の試験で周波数の値を与えるものではなく、代
わりに、周波数を検出するために調査が行われなければ
ならない。さらに、この文献の装置は複雑でシリコン面
積の点で費用がかかるものである。
【０００６】
【発明が解決しようとする課題】このように、これら従
来技術による提案は、試験に必要な機能を設けるために
チップに特別な装置を追加することを伴う。本発明は、
集積回路装置において、チップ上の発振器から出力され
る周期的信号の周波数を測定する簡単且つより確かな装
置及び方法を提供することを目的する。
来技術による提案は、試験に必要な機能を設けるために
チップに特別な装置を追加することを伴う。本発明は、
集積回路装置において、チップ上の発振器から出力され
る周期的信号の周波数を測定する簡単且つより確かな装
置及び方法を提供することを目的する。
【０００７】
【課題を解決するための手段】本発明は、集積回路装置
であって、この集積回路が、前記集積回路装置の動作を
正規に制御するための周期的出力信号を発生するように
構成された発振器と、メモリ装置の動作を表わす周期的
信号を正規に受信するための入力を有し、前記周期的信
号の遷移部を計数して出力カウント値を生じるように構
成されたカウンタと、所定時間の間実行される試験モー
ドにおいて、前記発振器の周期的出力信号をカウンタの
入力に選択的に供給するためのスイッチ回路と、前記所
定時間後に前記カウンタによって生成された出力カウン
ト値を、試験器に供給し、この試験器がこの出力カウン
ト値及び前記所定時間から発振器の周波数を取り出しう
るようにする出力回路とを具えており、前記スイッチ回
路は、発振器から前記周期的出力信号を受けるように接
続され、且つ、正規モ−ドでは前記カウンタヘの前記周
期的出力信号の伝送を禁止し、試験モードでは前記カウ
ンタヘの前記周期的出力信号の伝送を行なうように動作
しうるようになっていることを特徴とする
であって、この集積回路が、前記集積回路装置の動作を
正規に制御するための周期的出力信号を発生するように
構成された発振器と、メモリ装置の動作を表わす周期的
信号を正規に受信するための入力を有し、前記周期的信
号の遷移部を計数して出力カウント値を生じるように構
成されたカウンタと、所定時間の間実行される試験モー
ドにおいて、前記発振器の周期的出力信号をカウンタの
入力に選択的に供給するためのスイッチ回路と、前記所
定時間後に前記カウンタによって生成された出力カウン
ト値を、試験器に供給し、この試験器がこの出力カウン
ト値及び前記所定時間から発振器の周波数を取り出しう
るようにする出力回路とを具えており、前記スイッチ回
路は、発振器から前記周期的出力信号を受けるように接
続され、且つ、正規モ−ドでは前記カウンタヘの前記周
期的出力信号の伝送を禁止し、試験モードでは前記カウ
ンタヘの前記周期的出力信号の伝送を行なうように動作
しうるようになっていることを特徴とする
【０００８】集積回路装置が単一のチップ上に備えられ
る場合、出力回路は、出力カウント値をチップ外部の試
験器に伝送するための少なくとも１つの出力端子を含ん
で構成することができる。本発明によれば、発振器から
の周期的出力信号の周波数の測定を、電気的なウエーハ
分類時の工程モニタとして使用することができる。周期
的信号自体をチップ外部に出す必要はなく、代わりに、
周波数の値を表す論理的信号がより緩和されたタイミン
グ要件をもって伝送されるという重要な利点が得られ、
また、生産時に全てのチップを試験できることによっ
て、問題が発生した場合に、早急なフイードバックを製
造工程に与えることが可能となる。
る場合、出力回路は、出力カウント値をチップ外部の試
験器に伝送するための少なくとも１つの出力端子を含ん
で構成することができる。本発明によれば、発振器から
の周期的出力信号の周波数の測定を、電気的なウエーハ
分類時の工程モニタとして使用することができる。周期
的信号自体をチップ外部に出す必要はなく、代わりに、
周波数の値を表す論理的信号がより緩和されたタイミン
グ要件をもって伝送されるという重要な利点が得られ、
また、生産時に全てのチップを試験できることによっ
て、問題が発生した場合に、早急なフイードバックを製
造工程に与えることが可能となる。
【０００９】また、本発明によれば、発振器からの周期
的出力信号を、試験モ−ド中でも装置の動作を制御する
ために使用することができる。しかしながら、スイッチ
回路が、発振器の周期的出力信号を正規使用の装置の動
作を正規に制御するための回路か、試験モードのカウン
タのいずれかに接続するようにこのスイッチ回路を構成
ることも同様に可能である。
的出力信号を、試験モ−ド中でも装置の動作を制御する
ために使用することができる。しかしながら、スイッチ
回路が、発振器の周期的出力信号を正規使用の装置の動
作を正規に制御するための回路か、試験モードのカウン
タのいずれかに接続するようにこのスイッチ回路を構成
ることも同様に可能である。
【００１０】集積回路装置は、試験バス、及び試験モー
ドにおいてカウンタの出力を試験バスに接続するように
作動可能な試験マルチプレクサを含むことができる。同
様に、出力回路は、試験モードにおいて、出力マルチプ
レクサを介して試験バスに接続することができる。所定
時間経過後にカウンタで生成される出力カウント値は、
カウンタまたはその他の部分に記憶できるので、制御ア
ドレス信号に応答させて利用できる。カウンタで生成さ
れた出力カウント値が、試験バスの容量よりも大きな数
を有する複数のビットの形式であれば、集積回路装置
は、複数のアドレス・サイクルに亘って、出力カウント
値を試験器に伝送するための回路を含むことができる。
ドにおいてカウンタの出力を試験バスに接続するように
作動可能な試験マルチプレクサを含むことができる。同
様に、出力回路は、試験モードにおいて、出力マルチプ
レクサを介して試験バスに接続することができる。所定
時間経過後にカウンタで生成される出力カウント値は、
カウンタまたはその他の部分に記憶できるので、制御ア
ドレス信号に応答させて利用できる。カウンタで生成さ
れた出力カウント値が、試験バスの容量よりも大きな数
を有する複数のビットの形式であれば、集積回路装置
は、複数のアドレス・サイクルに亘って、出力カウント
値を試験器に伝送するための回路を含むことができる。
【００１１】本発明は、集積回路記憶装置、特にフラッ
シュ・メモリ装置に適用できるが、これに限定されるも
のではない。集積回路装置がメモリを含む場合、試験器
から取出される発振器の周波数値は、メモリ内のアドレ
ス可能位置に記憶できる。記憶装置がフラッシュ・メモ
リである場合、その周波数は、他の共通に記憶され装置
を特徴づける電気的パラメータと同様に、フラッシュ・
メモリ装置中のＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒ
ａｍｍａｂｌｅ）セルに記憶できる。問題点が生じる場
合には、このことは集積回路装置を製造するのに用いら
れる工程の状態についての有効な指示を提供する。ま
た、それは信頼性に関する問題、例えば、装置の動作
が、汚染した場合に起こり得る異なった動作で変化する
ような場合の問題を処理するのにも役立つ。このことを
確証するため、装置は上述の方法で再度試験することが
でき、実際に測定された周波数と記憶された周波数との
比較がこの間題点を示す。
シュ・メモリ装置に適用できるが、これに限定されるも
のではない。集積回路装置がメモリを含む場合、試験器
から取出される発振器の周波数値は、メモリ内のアドレ
ス可能位置に記憶できる。記憶装置がフラッシュ・メモ
リである場合、その周波数は、他の共通に記憶され装置
を特徴づける電気的パラメータと同様に、フラッシュ・
メモリ装置中のＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒ
ａｍｍａｂｌｅ）セルに記憶できる。問題点が生じる場
合には、このことは集積回路装置を製造するのに用いら
れる工程の状態についての有効な指示を提供する。ま
た、それは信頼性に関する問題、例えば、装置の動作
が、汚染した場合に起こり得る異なった動作で変化する
ような場合の問題を処理するのにも役立つ。このことを
確証するため、装置は上述の方法で再度試験することが
でき、実際に測定された周波数と記憶された周波数との
比較がこの間題点を示す。
【００１２】発振器から出力される周期的信号の周波数
は温度に依存するので、周波数の値を記憶することによ
って、チップまたはパッケ−ジの温度係数を確かめこと
もできる。メモリ装置に記憶された周波数と共に初期温
度を知ることにより、係数の基準値が分かる。また、本
発明は、集積回路装置の動作を、所定時間の間、正規に
制御するために集積回路装置内に設けられた発振器を使
用可能にして、前記所定時間の間、発振器が周期的出力
信号を発生するようにするステップと、 前記周期的出
力信号を、スイッチ回路により集積回路装置内に設けら
れたカウンタの入力に供給し、このスイッチ回路が正規
モ−ドにおいて前記カウンタへの前記周期的出力信号の
伝送を禁止し、前記カウンタが正規モ−ドにおいて集積
回路装置の動作を表わし、前記カウンタが前記周期的出
力信号の遷移部を計数して出力カウント値を生じるよう
にするステップと、前記出力カウント値を試験器に供給
し、この試験器がこの出力カウント値及び前記所定時間
から発振器の周波数を取出しうるようにするステップと
を有していることを特徴とする集積回路装置の試験方法
をも提供する。
は温度に依存するので、周波数の値を記憶することによ
って、チップまたはパッケ−ジの温度係数を確かめこと
もできる。メモリ装置に記憶された周波数と共に初期温
度を知ることにより、係数の基準値が分かる。また、本
発明は、集積回路装置の動作を、所定時間の間、正規に
制御するために集積回路装置内に設けられた発振器を使
用可能にして、前記所定時間の間、発振器が周期的出力
信号を発生するようにするステップと、 前記周期的出
力信号を、スイッチ回路により集積回路装置内に設けら
れたカウンタの入力に供給し、このスイッチ回路が正規
モ−ドにおいて前記カウンタへの前記周期的出力信号の
伝送を禁止し、前記カウンタが正規モ−ドにおいて集積
回路装置の動作を表わし、前記カウンタが前記周期的出
力信号の遷移部を計数して出力カウント値を生じるよう
にするステップと、前記出力カウント値を試験器に供給
し、この試験器がこの出力カウント値及び前記所定時間
から発振器の周波数を取出しうるようにするステップと
を有していることを特徴とする集積回路装置の試験方法
をも提供する。
【００１３】本発明によれば、発振器は試験器によって
いつでも制御できるので、比較的安価な試験器により非
常に正確にこの発振器を制御することができる。このこ
とによって、測定が行われる時間をより正確に制御する
ことができる。特に、イギリス特許公開Ａ−２２１７４
６５に記載された型のタ−ミナル・カウント検出器の必
要性を回避する。さらに、好ましい実施態様において、
本発明は、正規の動作をする集積回路装置内に通常得ら
れる構成素子を使用するので、シリコン面積の点でさら
に経費を追加することはない。
いつでも制御できるので、比較的安価な試験器により非
常に正確にこの発振器を制御することができる。このこ
とによって、測定が行われる時間をより正確に制御する
ことができる。特に、イギリス特許公開Ａ−２２１７４
６５に記載された型のタ−ミナル・カウント検出器の必
要性を回避する。さらに、好ましい実施態様において、
本発明は、正規の動作をする集積回路装置内に通常得ら
れる構成素子を使用するので、シリコン面積の点でさら
に経費を追加することはない。
【００１４】
【発明の実施の形態】本発明を理解し、また、本発明を
実施する方法を示すために、ここで実施の形態を添付図
に基づいて説明する。図１は、本発明におけるフラッシ
ュ・メモリ装置のブロック図を示し、図２は、本発明を
示す装置の制御回路図を示す。
実施する方法を示すために、ここで実施の形態を添付図
に基づいて説明する。図１は、本発明におけるフラッシ
ュ・メモリ装置のブロック図を示し、図２は、本発明を
示す装置の制御回路図を示す。
【００１５】背景として、フラッシュ・メモリ装置の主
要構成要素を図１を参照しながら説明する。図中の２
は、複数のフラッシュ・メモリ・セルで構成されるメモ
リ・アレーを示し、各フラッシュ・メモリ・セルは既知
の様式でプログラムし、消去し、また読取ることができ
る。メモリ・アレー２はまた、不変のデータを保持する
複数のＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａ
ｂｌｅ）セルを含む。メモリ・アレー２は、語線電圧ド
ライバ４及びパス・ゲート電圧ドライバ６によって制御
される。パス・ゲート・マルチプレクサ８は、メモリ・
アレーのビット線を、メモリ・アレーをプログラムする
ためのパス・ゲート電圧ドライバ６か、またはメモリ・
アレーから読取りをするためのセンス増幅器１０かのど
ちらか一方に接続させる。行アドレスは、ライン１２を
介して語線電圧ドライバ４を制御する行デコーダ１４に
送られる。同様に、列アドレスは、ライン１６を介して
パス・ゲート電圧ドライバ６を制御する列デコーダ１８
に送られる。センス増幅器１０を介してメモリ・アレー
２から読取られたデータは、データ出力回路２０及び出
力ドライバ回路２４を介して入出力パッド２２に伝送さ
れる。メモリ・アレー２内にプログラムされるデータ
は、データ入力回路２６とデータをメモリ・アレー２内
にプログラムさせるためのパス・ゲート・マルチプレク
サ８を制御するプログラム・ブロック２８とを介して入
出力パッド２２から送られる。制御ブロック３０は、ラ
イン３２を通る出力信号によって集積回路装置の動作を
制御する。これらの信号は、周期的信号、または、装置
内で起こる事象で、プログラム、消去及び読取りを含む
事象のタイミングを制御するクロックを含む。制御ブロ
ック３０はまた、出力マルチプレクサ３４と、出力ドラ
イバ回路２４とを介して入出力パッド２２に接続され
る。
要構成要素を図１を参照しながら説明する。図中の２
は、複数のフラッシュ・メモリ・セルで構成されるメモ
リ・アレーを示し、各フラッシュ・メモリ・セルは既知
の様式でプログラムし、消去し、また読取ることができ
る。メモリ・アレー２はまた、不変のデータを保持する
複数のＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａ
ｂｌｅ）セルを含む。メモリ・アレー２は、語線電圧ド
ライバ４及びパス・ゲート電圧ドライバ６によって制御
される。パス・ゲート・マルチプレクサ８は、メモリ・
アレーのビット線を、メモリ・アレーをプログラムする
ためのパス・ゲート電圧ドライバ６か、またはメモリ・
アレーから読取りをするためのセンス増幅器１０かのど
ちらか一方に接続させる。行アドレスは、ライン１２を
介して語線電圧ドライバ４を制御する行デコーダ１４に
送られる。同様に、列アドレスは、ライン１６を介して
パス・ゲート電圧ドライバ６を制御する列デコーダ１８
に送られる。センス増幅器１０を介してメモリ・アレー
２から読取られたデータは、データ出力回路２０及び出
力ドライバ回路２４を介して入出力パッド２２に伝送さ
れる。メモリ・アレー２内にプログラムされるデータ
は、データ入力回路２６とデータをメモリ・アレー２内
にプログラムさせるためのパス・ゲート・マルチプレク
サ８を制御するプログラム・ブロック２８とを介して入
出力パッド２２から送られる。制御ブロック３０は、ラ
イン３２を通る出力信号によって集積回路装置の動作を
制御する。これらの信号は、周期的信号、または、装置
内で起こる事象で、プログラム、消去及び読取りを含む
事象のタイミングを制御するクロックを含む。制御ブロ
ック３０はまた、出力マルチプレクサ３４と、出力ドラ
イバ回路２４とを介して入出力パッド２２に接続され
る。
【００１６】プログラム、消去及び読取りの詳細につい
ては、当業者によく知られているので、ここでは説明を
省略する。さらに、プログラム、消去及び読取りに必要
な回路もいくつかは、同様に、当業者によく知られてい
るので、図１には示されていない。本発明は、制御ブロ
ック３０の構成要素及び装置を試験するために用いられ
る方法にある。これについて、図２を参照しながらさら
に詳しく記述する。
ては、当業者によく知られているので、ここでは説明を
省略する。さらに、プログラム、消去及び読取りに必要
な回路もいくつかは、同様に、当業者によく知られてい
るので、図１には示されていない。本発明は、制御ブロ
ック３０の構成要素及び装置を試験するために用いられ
る方法にある。これについて、図２を参照しながらさら
に詳しく記述する。
【００１７】制御ブロック３０の動作は、データ入力回
路２６を介してチップに入力されライン３６を通り制御
ブロック３０に送られるデータか、またはチップの端子
（例えば、チップイネ−ブル（使用可能化）、書込みイ
ネ−ブル及びアドレス端子）、例えば図１の端子３８に
より示されるような端子に印加された信号のいずれかに
よって制御できる。図２に示すように、制御ブロック３
０は、発振器制御論理回路４６からの発振器使用可能ラ
イン４４により制御される使用可能入力４２を有する発
振器４０を含む。発振器制御論理回路４６は、任意の適
切な端子を使用することができるが、図１に示した端子
に対応する、３８で示されるチップの端子から強制試験
モード信号を受信する。発振器制御論理回路４６はま
た、ライン３７によりデータ入力回路から制御信号を受
信する。制御ブロック３０は、さらに、カウンタ・クロ
ック制御論理回路４８を含んで構成され、カウンタ・ク
ロック制御論理回路４８は、次の信号を受信する。
路２６を介してチップに入力されライン３６を通り制御
ブロック３０に送られるデータか、またはチップの端子
（例えば、チップイネ−ブル（使用可能化）、書込みイ
ネ−ブル及びアドレス端子）、例えば図１の端子３８に
より示されるような端子に印加された信号のいずれかに
よって制御できる。図２に示すように、制御ブロック３
０は、発振器制御論理回路４６からの発振器使用可能ラ
イン４４により制御される使用可能入力４２を有する発
振器４０を含む。発振器制御論理回路４６は、任意の適
切な端子を使用することができるが、図１に示した端子
に対応する、３８で示されるチップの端子から強制試験
モード信号を受信する。発振器制御論理回路４６はま
た、ライン３７によりデータ入力回路から制御信号を受
信する。制御ブロック３０は、さらに、カウンタ・クロ
ック制御論理回路４８を含んで構成され、カウンタ・ク
ロック制御論理回路４８は、次の信号を受信する。
【００１８】ライン５０によるシステム・クロック・カ
ウント試験モード信号。ライン５２による一般制御信
号。ライン５４によるプログラム制御信号。ライン５６
による消去制御信号。ライン５８による発振器からの周
期的出力信号であって、その周期的出力信号は図２にお
いてシステム・クロックで示される。
ウント試験モード信号。ライン５２による一般制御信
号。ライン５４によるプログラム制御信号。ライン５６
による消去制御信号。ライン５８による発振器からの周
期的出力信号であって、その周期的出力信号は図２にお
いてシステム・クロックで示される。
【００１９】カウンタ・クロック制御論理回路４８は、
出力ライン６０を介してカウンタ６２に接続される。こ
のカウンタは、装置の故障モードの警報を出すために従
来の集積回路のフラッシュ・メモリ装置に、一般的に存
在する。このカウンタはまた、正規の動作における他の
目的のために用いられることも可能である。同様に、発
振器からの出力信号は、正規使用中の装置の動作を、出
力ライン３２を介して正規に制御するために使用され
る。
出力ライン６０を介してカウンタ６２に接続される。こ
のカウンタは、装置の故障モードの警報を出すために従
来の集積回路のフラッシュ・メモリ装置に、一般的に存
在する。このカウンタはまた、正規の動作における他の
目的のために用いられることも可能である。同様に、発
振器からの出力信号は、正規使用中の装置の動作を、出
力ライン３２を介して正規に制御するために使用され
る。
【００２０】カウンタ６２は、出力カウントを表す１０
ビット出力を有する。この出力カウントはライン６６に
より、故障モードの警報を出すことが可能なデコーダ６
４へ送られる。出力カウント値はまた、出力マルチプレ
クサ３４に接続される試験マルチプレクサ６８に送られ
る。試験マルチプレクサ６８は、ライン７０による故障
カウンタ出力試験モード信号によって制御され、ライン
７２によるマルチプレクサ制御アドレスを受信する。試
験マルチプレクサ６８は、出力マルチプレクサ３４に接
続された２方向バスである８ビット試験バス７４に８ビ
ット出力を送信する。
ビット出力を有する。この出力カウントはライン６６に
より、故障モードの警報を出すことが可能なデコーダ６
４へ送られる。出力カウント値はまた、出力マルチプレ
クサ３４に接続される試験マルチプレクサ６８に送られ
る。試験マルチプレクサ６８は、ライン７０による故障
カウンタ出力試験モード信号によって制御され、ライン
７２によるマルチプレクサ制御アドレスを受信する。試
験マルチプレクサ６８は、出力マルチプレクサ３４に接
続された２方向バスである８ビット試験バス７４に８ビ
ット出力を送信する。
【００２１】特殊試験モード時の、発振器４０によって
生成されるシステム・クロック５８の周波数を測定する
ための制御ブロックの使用について説明する。端子３８
からの強制試験モード信号は、その信号の状態に応じ
て、発振器の使用可能入力４２を介して発振器を使用可
能または使用不可能にする発振器制御論理回路４６に供
給される。カウンタ・クロック制御論理回路４８は、ラ
イン６０によりカウンタ６２にシステム・クロック５８
を送ってカウンタのカウント値を増加させるか否かを制
御する。カウンタ・クロック制御論理回路は、ライン５
０によるシステム・クロック・カウント試験モード信号
に応じて、システム・クロック５８をカウンタ６２に供
給するように制御される。
生成されるシステム・クロック５８の周波数を測定する
ための制御ブロックの使用について説明する。端子３８
からの強制試験モード信号は、その信号の状態に応じ
て、発振器の使用可能入力４２を介して発振器を使用可
能または使用不可能にする発振器制御論理回路４６に供
給される。カウンタ・クロック制御論理回路４８は、ラ
イン６０によりカウンタ６２にシステム・クロック５８
を送ってカウンタのカウント値を増加させるか否かを制
御する。カウンタ・クロック制御論理回路は、ライン５
０によるシステム・クロック・カウント試験モード信号
に応じて、システム・クロック５８をカウンタ６２に供
給するように制御される。
【００２２】正規の使用においては、カウンタの出力
は、回路の他の部分により使用される遅延を生成するた
めに、例えば、図２に示すように、デコーダ６４によっ
て復号化されて、故障モード信号を生じる。本発明の目
的のために、カウンタ６２の出力は、ライン７０におけ
るカウンタ出力試験モード信号による制御の下で試験マ
ルチプレクサ６８を介して試験バス７４に接続される。
出力カウント値は、このように、出力マルチプレクサ３
４及び出力ドライバ２４を通り、入出力パッド２２を通
って、チップ外部に与えられる。外部試験器７８は、出
力カウント値を受信し、強制試験モード信号を供給す
る。外部試験器７８はまた、ライン５０〜５６によりカ
ウンタ・クロック制御論理回路、及びライン７０、７２
により試験マルチプレクサ６８に信号を供給する。ただ
し、図面を簡単にするため、図２には、これらの接続は
示されていない。代わりに、ライン５０〜５６及び７０
〜７２による信号は、本発明の一部を構成しないため、
ここでは記載されない制御ブロック３０内の付加的回路
によって供給できる。
は、回路の他の部分により使用される遅延を生成するた
めに、例えば、図２に示すように、デコーダ６４によっ
て復号化されて、故障モード信号を生じる。本発明の目
的のために、カウンタ６２の出力は、ライン７０におけ
るカウンタ出力試験モード信号による制御の下で試験マ
ルチプレクサ６８を介して試験バス７４に接続される。
出力カウント値は、このように、出力マルチプレクサ３
４及び出力ドライバ２４を通り、入出力パッド２２を通
って、チップ外部に与えられる。外部試験器７８は、出
力カウント値を受信し、強制試験モード信号を供給す
る。外部試験器７８はまた、ライン５０〜５６によりカ
ウンタ・クロック制御論理回路、及びライン７０、７２
により試験マルチプレクサ６８に信号を供給する。ただ
し、図面を簡単にするため、図２には、これらの接続は
示されていない。代わりに、ライン５０〜５６及び７０
〜７２による信号は、本発明の一部を構成しないため、
ここでは記載されない制御ブロック３０内の付加的回路
によって供給できる。
【００２３】特殊試験モードには、任意の既知の方法
で、例えば、端子３８及びライン５０に接続された端子
に与えられる外部信号により、または、試験モード符号
をデータ入力回路２６を介して制御ライン３６に供給す
ることにより入ることができる。試験モードに入る方法
は、本発明にとって重要ではなく、試験モードに入る方
法を提供することは当業者によく知られていることであ
る。
で、例えば、端子３８及びライン５０に接続された端子
に与えられる外部信号により、または、試験モード符号
をデータ入力回路２６を介して制御ライン３６に供給す
ることにより入ることができる。試験モードに入る方法
は、本発明にとって重要ではなく、試験モードに入る方
法を提供することは当業者によく知られていることであ
る。
【００２４】試験モードにおいて、発振器４０は、試験
器７８で決定される所定時間の間使用可能になる。この
所定時間の間に、システム・クロック５８は、カウンタ
・クロック制御論理回路４８及びライン６０を介してカ
ウンタ６２に与えられ、カウンタ値を増大させる。所定
時間の終わりに、試験マルチプレクサ６８を制御するこ
とによりカウンタの出力が読出され、出力カウント値を
試験バス７４に供給し、この出力カウント値を入出力パ
ッド２２によりこの試験バス７４からチップ外の試験器
７８に供給することができる。これは、ライン７０のカ
ウンタ出力試験モード信号及びライン７２のマルチプレ
クサ制御アドレスを設定することによって行われる。多
くの発振器は、始動後、発振器の動作周波数に到達する
まで、一定時間を必要とする。このような場合、発振器
は、ライン５０によるシステム・クロック・カウント試
験モード信号の制御下で一定時間が経過するまで、その
出力をカウンタに接続しないようにしうる。
器７８で決定される所定時間の間使用可能になる。この
所定時間の間に、システム・クロック５８は、カウンタ
・クロック制御論理回路４８及びライン６０を介してカ
ウンタ６２に与えられ、カウンタ値を増大させる。所定
時間の終わりに、試験マルチプレクサ６８を制御するこ
とによりカウンタの出力が読出され、出力カウント値を
試験バス７４に供給し、この出力カウント値を入出力パ
ッド２２によりこの試験バス７４からチップ外の試験器
７８に供給することができる。これは、ライン７０のカ
ウンタ出力試験モード信号及びライン７２のマルチプレ
クサ制御アドレスを設定することによって行われる。多
くの発振器は、始動後、発振器の動作周波数に到達する
まで、一定時間を必要とする。このような場合、発振器
は、ライン５０によるシステム・クロック・カウント試
験モード信号の制御下で一定時間が経過するまで、その
出力をカウンタに接続しないようにしうる。
【００２５】出力カウント値が、試験バスのビット容量
（この例においては８）よりも大きいビット数（この例
においては１０）を有する場合、出力カウント値は、ラ
イン７２によるマルチプレクサ制御アドレスの制御下で
複数のサイクルで試験バスに与えられる。この場合、シ
ステム・クロック５８の周波数は、試験器７８に与えら
れた出力カウント値及び発振器を使用可能にし試験器７
８によって決定される所定時間によって決めることがで
きる。所望に応じ、この周波数の値は、メモリ・アレー
２、ＵＰＲＯＭまたは他の適宜な永久記憶セル内に書き
込むことができる。これは、既知のようにしてメモリー
・アレーをプログラムすることによって行われる。
（この例においては８）よりも大きいビット数（この例
においては１０）を有する場合、出力カウント値は、ラ
イン７２によるマルチプレクサ制御アドレスの制御下で
複数のサイクルで試験バスに与えられる。この場合、シ
ステム・クロック５８の周波数は、試験器７８に与えら
れた出力カウント値及び発振器を使用可能にし試験器７
８によって決定される所定時間によって決めることがで
きる。所望に応じ、この周波数の値は、メモリ・アレー
２、ＵＰＲＯＭまたは他の適宜な永久記憶セル内に書き
込むことができる。これは、既知のようにしてメモリー
・アレーをプログラムすることによって行われる。
【００２６】上記好ましい実施形態では、少量のシリコ
ン領域のみを使用するだけなので、リニア・フイードバ
ック・シフト・レジスタ・カウンタが使用される。しか
しなががら、いずれのカウンタでも本発明に使用できる
ことは容易に判断される。正規の動作のために集積回路
装置上に既にある構成素子、即ち発振器及びカウンタを
使用することによって、試験を実施するための回路を設
けるために必要なシリコン領域の量が最少に保たれる。
さらに、試験モードによって、情報の数値の項目、即
ち、システム・クロックの周波数を、非常に簡単な方法
でモニタ及び制御することが可能になる。これは、この
数値を各チップ毎に、チップ寿命の問に何回でも測定で
きることを意味している。これは従来の技術では不可能
である。なぜなら、システム・クロックの周波数を求め
るためには、システム・クロックをチップ外部に取り出
す必要がある為である。
ン領域のみを使用するだけなので、リニア・フイードバ
ック・シフト・レジスタ・カウンタが使用される。しか
しなががら、いずれのカウンタでも本発明に使用できる
ことは容易に判断される。正規の動作のために集積回路
装置上に既にある構成素子、即ち発振器及びカウンタを
使用することによって、試験を実施するための回路を設
けるために必要なシリコン領域の量が最少に保たれる。
さらに、試験モードによって、情報の数値の項目、即
ち、システム・クロックの周波数を、非常に簡単な方法
でモニタ及び制御することが可能になる。これは、この
数値を各チップ毎に、チップ寿命の問に何回でも測定で
きることを意味している。これは従来の技術では不可能
である。なぜなら、システム・クロックの周波数を求め
るためには、システム・クロックをチップ外部に取り出
す必要がある為である。
【図１】本発明の一実施形態に係るフラッシュ・メモリ
装置のブロック図
装置のブロック図
【図２】同上実施形態の制御回路図
２ メモリ・アレー ２２ 入出力パッド ２４ 出力ドライバ ３０ 制御ブロック ３４ 出力マルチプレクサ ４０ 発振器 ４８ カウンタ・クロック制御論理回路 ６２ カウンタ ６８ 試験マルチプレクサ ７４ 試験バス ７８ 試験器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−6778（ＪＰ，Ａ) 特開 平２−10847（ＪＰ，Ａ) 特開 平４−372790（ＪＰ，Ａ) 特開 平４−176100（ＪＰ，Ａ) 特開 平３−69091（ＪＰ，Ａ) 特開 昭63−291300（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00
Claims (20)
- 【請求項１】 集積回路装置であって、この集積回路
が、前記集積回路装置の動作を正規に制御するための周
期的出力信号を発生するように構成された発振器と、 メモリ装置の動作を表わす周期的信号を正規に受信する
ための入力を有し、前記周期的信号の遷移部を計数して
出力カウント値を生じるように構成されたカウンタと、 所定時間の間実行される試験モードにおいて、前記発振
器の周期的出力信号をカウンタの入力に選択的に供給す
るためのスイッチ回路と、 前記所定時間後に前記カウンタによって生成された出力
カウント値を、試験器に供給し、この試験器がこの出力
カウント値及び前記所定時間から発振器の周波数を取り
出しうるようにする出力回路とを具えており、前記スイ
ッチ回路は、発振器から前記周期的出力信号を受けるよ
うに接続され、且つ、正規モ−ドでは前記カウンタヘの
前記周期的出力信号の伝送を禁止し、試験モードでは前
記カウンタヘの前記周期的出力信号の伝送を行なうよう
に動作しうるようになっていることを特徴とする集積回
路装置。 - 【請求項２】 集積回路装置が単一のチップ上に設けら
れ、前記出力回路は前記出力カウント値をチップ外部の
試験器に伝送するための少なくとも１つの出力端子を有
していることを特徴とする請求項１に記載の集積回路装
置。 - 【請求項３】 前記スイッチ回路は、発振器の前記周期
的出力信号を、正規モ−ドにおいて装置の動作を正規に
制御するための回路に供給し、前記試験モ−ドにおいて
前記カウンタに供給するように動作しうるようになって
いることを特徴とする請求項１又は２に記載の集積回路
装置。 - 【請求項４】 前記発振器は前記試験モードの選択によ
って前記所定時間の間使用可能になる使用可能入力を有
することを特徴とする請求項１〜３のいずれか一項に記
載の集積回路装置。 - 【請求項５】 集積回路が試験バスと、前記試験モ−ド
において前記カウンタの出力を試験バスに接続するよう
に動作しうる試験マルチプレクサとを有していることを
特徴とする請求項１〜４のいずれか一項に記載の集積回
路装置。 - 【請求項６】 前記出力回路は、前記試験モードにおい
て出力マルチプレクサを介して試験バスに接続されるこ
とを特徴とする請求項５に記載の集積回路装置。 - 【請求項７】 前記所定時間経過後にカウンタによって
生成された出力カウント値が記憶され、制御アドレス信
号に応じて利用できるようになっていることを特徴とす
る請求項１〜６のいずれか一項に記載の集積回路装置。 - 【請求項８】 前記所定時間経過後にカウンタによって
生成された出力カウント値が記憶され、制御アドレス信
号に応じて利用できるようになっており、前記カウンタ
で生成された出力カウント値が、試験バスの容量よりも
大きなビット数を有する複数のビットの形式であり、集
積回路装置が、複数のアドレス・サイクルに亘って、前
記出力カウント値を前記試験器に伝送するための回路を
さらに有していることを特徴とする請求項５に記載の集
積回路装置。 - 【請求項９】 集積回路装置がアドレス端子を有してお
り、該アドレス端子を介して前記制御アドレス信号が供
給されるようになっていることを特徴とする請求項７又
は８に記載の集積回路装置。 - 【請求項１０】 前記スイッチ回路は、集積回路のアド
レス端子から試験モード実施信号を受信するように接続
されていることを特徴とする請求項１〜９のいずれか一
項に記載の集積回路装置。 - 【請求項１１】 前記試験器から取出された発振器の周
披数値を集積回路装置中のアドレス可能位置に記憶する
メモリを集積回路装置が有することを特徴とする請求項
１〜１０のいずれか一項に記載の集積回路装置。 - 【請求項１２】 集積回路装置がメモリ装置であること
を特徴とする請求項１〜１０のいずれか一項に記載の集
積回路装置。 - 【請求項１３】 集積回路装置の動作を、所定時間の
間、正規に制御するために集積回路装置内に設けられた
発振器を使用可能にして、前記所定時間の間、発振器が
周期的出力信号を発生するようにするステップと、 前記周期的出力信号を、スイッチ回路により集積回路装
置内に設けられたカウンタの入力に供給し、このスイッ
チ回路が正規モ−ドにおいて前記カウンタへの前記周期
的出力信号の伝送を禁止し、前記カウンタが正規モ−ド
において集積回路装置の動作を表わし、前記カウンタが
前記周期的出力信号の遷移部を計数して出力カウント値
を生じるようにするステップと、 前記出力カウント値を試験器に供給し、この試験器がこ
の出力カウント値及び前記所定時間から発振器の周波数
を取出しうるようにするステップと、 を有していることを特徴とする集積回路装置の試験方
法。 - 【請求項１４】 前記集積回路装置は単一のチップ上に
設け、前記試験器はチップ外部に設けることを特徴とす
る請求項１３に記載の集積回路装置の試験方法。 - 【請求項１５】 試験バス及び試験マルチプレクサを含
んで構成される集積回路装置を試験するのに使用する
際、前記カウンタの出力を前記試験マルチプレクサを介
して、前記試験バスに接続して、前記出力カウント値を
試験器に供給することを特徴とする請求項１３又は１４
に記載の集積回路装置の試験方法。 - 【請求項１６】 前記所定時間経過後、カウンタによっ
て生成された出力カウント値を記憶し、制御アドレス信
号に応じて利用できるようにすることを特徴とする請求
項１3 〜１5 のいずれか１項に記載の集積回路装置の試
験方法。 - 【請求項１７】 前記出力カウント値は、試験バスの容
量よりも大きなビット数を有する複数のビットとして生
ぜしめ、複数のアドレス・サイクルに亘って前記試験器
に伝送することを特徴とする請求項１５又は１６に記載
の集積回路装置の試験方法。 - 【請求項１８】 前記制御アドレス信号は集積回路装置
のアドレス端子を介して供給することを特徴とする請求
項１６又は１７に記載の集積回路装置の試験方法。 - 【請求項１９】 試験モ−ドは集積回路装置のアドレス
端子に信号を供給することによって試験モ−ドを実施す
ることを特徴とする請求項１3 〜１8 のいずれか一項に
記載の集積回路装置の試験方法。 - 【請求項２０】 前記集積回路装置に、メモリを設け、
試験器により取出された発振器の周波数を、集積回路装
置を試験するために集積回路装置内のアドレス可能位置
に記憶させることを特徴とする請求項１３〜１９のいず
れか一項に記載の集積回路装置の試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9417244:2 | 1994-08-26 | ||
| GB9417244A GB9417244D0 (en) | 1994-08-26 | 1994-08-26 | Integrated circuit device and test method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203298A JPH08203298A (ja) | 1996-08-09 |
| JP2868710B2 true JP2868710B2 (ja) | 1999-03-10 |
Family
ID=10760431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7218673A Expired - Fee Related JP2868710B2 (ja) | 1994-08-26 | 1995-08-28 | 集積回路装置及びその試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5619463A (ja) |
| EP (1) | EP0702238B1 (ja) |
| JP (1) | JP2868710B2 (ja) |
| DE (1) | DE69531919D1 (ja) |
| GB (1) | GB9417244D0 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5818250A (en) * | 1996-07-03 | 1998-10-06 | Silicon Graphics, Inc. | Apparatus and method for determining the speed of a semiconductor chip |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6005824A (en) * | 1998-06-30 | 1999-12-21 | Lsi Logic Corporation | Inherently compensated clocking circuit for dynamic random access memory |
| US6426641B1 (en) * | 1998-10-21 | 2002-07-30 | International Business Machines Corporation | Single pin performance screen ring oscillator with frequency division |
| US6239591B1 (en) | 1999-04-29 | 2001-05-29 | International Business Machines Corporation | Method and apparatus for monitoring SOI hysterises effects |
| CA2308820A1 (en) | 2000-05-15 | 2001-11-15 | The Governors Of The University Of Alberta | Wireless radio frequency technique design and method for testing of integrated circuits and wafers |
| US6664799B2 (en) | 2000-12-14 | 2003-12-16 | Micron Technology, Inc. | Method and apparatus for enabling a digital memory tester to read the frequency of a free running oscillator |
| US6657504B1 (en) * | 2002-04-30 | 2003-12-02 | Unisys Corporation | System and method of determining ring oscillator speed |
| US6777708B1 (en) | 2003-01-15 | 2004-08-17 | Advanced Micro Devices, Inc. | Apparatus and methods for determining floating body effects in SOI devices |
| US6774395B1 (en) | 2003-01-15 | 2004-08-10 | Advanced Micro Devices, Inc. | Apparatus and methods for characterizing floating body effects in SOI devices |
| US6933739B1 (en) * | 2003-05-23 | 2005-08-23 | Marvell Semiconductor Israel Ltd. | Ring oscillator system |
| KR100590204B1 (ko) * | 2003-11-04 | 2006-06-15 | 삼성전자주식회사 | 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치 |
| GB0424766D0 (en) * | 2004-11-10 | 2004-12-08 | Koninkl Philips Electronics Nv | Testable integrated circuit |
| KR100801054B1 (ko) * | 2005-10-08 | 2008-02-04 | 삼성전자주식회사 | 반도체 회로의 타이밍 마진 측정 장치 및 이를 포함한 온칩특성 측정 장치 |
| US7502267B2 (en) * | 2006-09-22 | 2009-03-10 | Winbond Electronics Corporation | Clock frequency doubler method and apparatus for serial flash testing |
| DE102010000962A1 (de) * | 2010-01-18 | 2011-07-21 | Robert Bosch GmbH, 70469 | Verfahren und Vorrichtung zur Überwachung eines Frequenzsignals |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS646778A (en) * | 1987-05-29 | 1989-01-11 | Nec Corp | Semiconductor integrated circuit |
| US4890270A (en) * | 1988-04-08 | 1989-12-26 | Sun Microsystems | Method and apparatus for measuring the speed of an integrated circuit device |
| US5218707A (en) * | 1988-10-28 | 1993-06-08 | Dallas Semiconductor Corp. | Integrated circuit with remappable interrupt pins |
| US5099196A (en) | 1990-11-09 | 1992-03-24 | Dell Usa Corporation | On-chip integrated circuit speed selection |
| US5457400A (en) * | 1992-04-10 | 1995-10-10 | Micron Technology, Inc. | Semiconductor array having built-in test circuit for wafer level testing |
| US5450364A (en) * | 1994-01-31 | 1995-09-12 | Texas Instruments Incorporated | Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices |
-
1994
- 1994-08-26 GB GB9417244A patent/GB9417244D0/en active Pending
-
1995
- 1995-08-21 EP EP95305825A patent/EP0702238B1/en not_active Expired - Lifetime
- 1995-08-21 DE DE69531919T patent/DE69531919D1/de not_active Expired - Lifetime
- 1995-08-24 US US08/518,422 patent/US5619463A/en not_active Expired - Lifetime
- 1995-08-28 JP JP7218673A patent/JP2868710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5619463A (en) | 1997-04-08 |
| JPH08203298A (ja) | 1996-08-09 |
| DE69531919D1 (de) | 2003-11-20 |
| EP0702238A1 (en) | 1996-03-20 |
| GB9417244D0 (en) | 1994-10-19 |
| EP0702238B1 (en) | 2003-10-15 |
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