SU970481A1 - Устройство дл контрол блоков пам ти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам и может быть применено дл  контрол  блоков посто нной пам ти.

Известно устройство дл  контрол  блоков пам ти, в котором при записи (считывании) информации в оперативное запоминающее устройство формируетс  контрольный разр д, равный сумме контрольных разр дов адреса и слова , что позвол ет обнаружить чтение по неправильному адресу, а также искажение информации 1}.

Недостатком этого устройства  вл етс  его сложность. Наие5олее близким техническим решением к изобретению  вл етс  устройствсГ дл  контрол  блоков пам ти, содержащее формирователь сигналов регенерации, регистра адреса, блок управлени , блок местного управлени , триггер, формирователь сигналов записи и считывани , формирователь тестовых сигналов, схему сравнени , регистр числа, блок- останова , элементы И, элемент НЕ и коммутатор С2 J.

Недостатком этого устройства  вл етс  -низка  точность контрол  ад1ресной части посто нных запоминаю;Ших устройств.

Цель изобретени  - повышение точ .ности контрол  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков пам ти, содержапюе генератор тактовых импульсов, выход которого подключен к первому входу первого элемента И, первый триггер, блок установки эталонов, выход которого сое10 динен с первым входом схемы сравнени , и формирователи импульсов, выходы Которых  вл ютс  управл ющими выходами устройства, введены счетчики , второй триггер, блок контрол 

15 четности, блоки свертки адреса, вто .рой и третий элементы И, причем вхо ды первого счетчика подключены к вы1ХОДУ первого элемента И и входам формирователей импульсов, выходы пер20 вого счетчика подключены к входам первого блрка свертки адреса и  вл ютс  адресными выходами устройства, информационными входами которого  вл ютс  одни из входов блока контрол 

25 четности, другой вход которого  вл етс  контрольным входом устройства и соединен с одним из входов второго ;блока свертки адреса, другой вход которого подключен к выходу первого

Claims (1)

1. 30 блока свертки адреса, а выход - к входу второго счетчика, выход которо го соединен с вторым входом схемы сравнени , выход блока контрол  чет ности подключен к входу первого триг гера, нулевой выход которого соединен с вторым входом первого элемента И, третий вход которого подключен к нулевому выходу второго триггера, вход которого соединен с выходом вто рого элемента И, входы которого подключены соответственно к выходу схемы сравнени  и к выходу третьего эле мента И, входы которого соединены с выходами первого счетчика. На чертеже представлена функцио (нальна  схема предлагаемого устройст ва. Устройство содержит генератор так товых импульсов, первый элемент И 2, первый счетчик 3, формирователи 4 импульсов, провер емый блок 5 пам ти Устройство содержит также блок 6 контрол  четности, первый триггер 7, первый 8 и второй 9 блоки свертки адреса, второй счетчик 10, схему 11 сравнени , .блок 12 установки эталонов , второй 13 и третий 14 элементы И и второй триггер 15. Устройство работает следующим об|разом . Производитс  пуск генератора 1 (цепи пуска и начального сброса условно непоказанн) ,и импульсчерез эле мент И 2 jiocTynaeT на входы счетчика Зи формирователей 4, которые формируют по амплитуде и длительности необходимые сигналы управлени  (обращение, чтение и т.п.) Считанна  информаци  с провер емого блока 5 контролируетс  на четность блоком 6, При нечетной информации триггер 7 устанавливаетс  в , и О с нулевого выхода триггера 7 постуйает на второй вход элемента И 2, при этом происходит останов. Счетчик 3 указывает адрес сбо . Контрольный разр д, т.е. раэр д, дополн ющий до четности информацию в блоке 5, поступает на один из входов блока 9, на другой вход которого с выхода блока 8 поступает контрольный разр д адреса, и на выходе блока 9 формируетс  комбинированный контрольный разр д. Счетчик 10. ,подсчйтШаёт; число единиц комбинированного контрольного разр |да по всему массиву инфор лации блока 5 пам ти. Это число сравниваетс  схе мой 11 сравнени  с эталоном, установ ленным на блоке 12. Эталон дл  каждого блока 5 пам ти определ етс  на этапе записи информации в него и представл ет собой константу, которую и устанавливают вручную в блоке 12. При считывании информации по последнему адресу из блока 5 на выходе многовходового элемента И 14 по вл етс  ра  попадаетс  на первый вход элемента И 13, Если значение счетчика 10 равно эталону, установленному в блоке 12, то на выходе схемы 11 сравнени  будет сигнал О и триггер 15 не ,установитс  в , т.е. сбо  нет. В противном случае сигнал О с нулевого выхода триггера 15 поступает на третий вход элемента И 2 и проис ходит -ocjaHOB, .устройства по неисправности адресной части провер емого блока. Таким образом, устройства выполн ет контроль блока 5 пам ти при считывании из него информации на его рабочей частоте в динамическом режиме , что повышает точность контрол . Устройство особо эффективно при контроле блоков посто нной пгьм ти, контроль адресной части которых в динамическом режиме на рабочей частоте провер емого блока представл ет значительные трудности. Формула изобретени  Устройство дл  контрол  блоков пам ти, содержащее генератор тактовых импульсов, выход которого подключен к первому входу первого элемента И, первый триггер, блок установки эталонов, выход которого соединен с первым входом схемы сравнени , и формирователи импульсов, выходы которых  вл ютс  управл ющими выходами устройства, отличающеес  тем, что, с целью повышени  точности контрол , в него введены- счетчики, второй триггер, блок контрол  четности, блоки свертки адраса , второй и третий элементы И, причем ВХОДЫпервого счетчика подключены к выходу первого элемента И и входам 5 формирователей импульсов, выходы первого счетчика подключены к входам первого блока свертки адреса и  вл ютс  адресными выходами устройства, информационными входами которого  вл ютс  одни из входов блока контрол  четности, другой вход которого  вл етс  контрольным входом устройства и соединен с одним из входов второго блока свертки адреса, другой вход которого подключен к выходу первого блока свертки адреса, а выход - к входу второго счетчика, выкод которого соединен с вторым входом схемы сравнени , выход блока контрол  четности подключен к входу первого триггера, нулевой выход которого соединен с втора  входом первого элемента И, третий вход которого подключен к нулевому выходу второго триггера, вход которого соединен с выходом второго элемента И, входы которого подключены соответственно к . выходу схемы сравнени  и к выходу