SU364030A1 - Устройство для проверки ферритовых матриц оперативных запоминающих устройств - Google Patents

Description

I

Изобретение относитс  к области запоминающих устройств.

Известно устройство дл  проверки ферритовых матриц оперативных запоминающих устройств, содержащее регистр адреса, нодсоединенный к блоку дещифраторов, выход которого подключен к блоку формирователей импульсов тока, блок считывани  и контрол , подсоединенный к блоку управлени , состо щему из схемы однократного цикла проверки ферритовых сердечников матрицы, генератора импульсов и схемы временной последовательности импульсов.

Предложенное устройство отличаетс  от известного тем, что в него введен триггерный регистр количества дефектов, установочные входы которого соединены с первым выходом схемы временной задержки. Вход схемы подсоединен к выходу схемы однократного цикла проверки ферритовых сердечников матрицы, а второй выход этой схемы временной задержки - к первому входу схемы «И, второй вход которой подключен к генератору нмпульсов, а выход -к схеме временной последовательности импульсов.

Это позвол ет повысить быстродейств1 е устройства.

На чертеже показана блок-схема устройства дл  проверки ферритовых матриц оперативных запоминающих устройств.

Устройство содержит блок 1 считывани  п контрол ; регистр 2 адреса; блок 3 дешифраторов; блок 4 формирователей нмпульсов токов; блок 5 унравлени , в который вход т схема 6 однократного цикла проверки ферритовых сердечников матрицы, генератор 7 импульсов , схема 8 временной последовательности импульсов; схему 9 временной задержки; схему «И 10 и регистр }} количества дефектов , состо щий из триггеров 12, 13 и 14.

Блок 1 считывани  и контрол  предназначен дл  усилени  сигналов с ферритовых сердечников матрицы до стандартного уровн  н контрол  соответствн  счнтываемой и записанной информации. Он соедииен с обмотками считывани  нровер емой матрицы и блоком 5 управлени  (соединение с провер емой матрицей и сама матрица на чертеже не показаны).

Регнстр 2 адреса, предусмотренный дл  последовательного выбора всех обмоток двух координат матрицы, представл ет собой р д триггеров, работающих в режиме счетчика. Он соединен с блоками дешифраторов 3 и управлени  5.

Блок 3 дешифраторов служит дл  преобразовани  потенциалов триггеров регистра адреса в имиульсы возбуждеии  соответствующих токовых ключе, с иомощь о которых осуидествл етс  выбор определенной обмотки данной координаты матрицы. Блок 3 соединен с блоками формирователей 4 импульсов токов и управлени  5 п провер емой матрицей. Блок 4 формирователей импульсов токов формирует импульсы токов чтени , записи, запрета. Его вход соединен с блоком 5 управБлок 5 управлени  предназначен дл  выработки необходимых импульсов и потенциалов , управл ющих работой остальных блоков устройства. Схема 6 определ ет конец однократного цикла проверки всех ферритовых сердечников матрицы. Вход этой схемы соединен с выходом регистра 2 адреса, а выход - с входом схемы 9 временной задержки. Схема 6 выдает сигнал в конце каждого цикла проверки. Генератор 7 импульсов выдает импульсы с определенной частотой. Первый выход 15 схемы 9 временной задержки соединен с входами 16 установки триггеров 12, 13 и 14 в нулевое состо ние, а второй выход 17 -с первым входом 18 схемы «И 10. Выход генератора 7 имнульсов св зан с вторым входом 19 схемы «И 10. Схема 8 временной последовательности имиульсов образует времениую последовательность при наличии сигнала на ее входе. Она соединена с выходом схемы «И 10. Схема 9 временной задержки при срабатывании измен ет на втором выходе потенциал с разрещаю- зо щего на запрещающий на врем , которое должно быть достаточным дл  воспр11 т 1  оператором определенной индикации (1 сек. Схема «И 10 выдает импульс при наличии на первом входе 18 разрешающего потенциа- 35 ла. Счетный вход 20 триггера 12 соединен с выходом блока / считывани  и контрол . Сигнал по этому входу поступает при несоответствии считываемой и записанной информации при обращении к определенному ферритовому 40 сердечнику матрицы, т. е. к дефектному ферритовому сердечнику. Триггеры 12, 13 и 14 образуют обычный двоичный счетчик. Регистр 11 количества дефектов работает следующим образом. В конце каждого цикла проверки сигналом со схемы 9 триггеры 12, 13 и 14 устанавливаютс  в состо ние «О. После этого каждый сигнал на выходе блока / учитываетс  регистром 11 количества дефектов соответствующим изменением состо ний этих триггеров. При срабатывании схемы 6 срабатывает и схема 9 временной задержки. Это приводит к отключению генератора 7 от схемы 8 за счет изменени  потенциала на первом входе 18 схемы «И 10. В конце временной задержки по первому выходу 15 схемы 9 происходит установка триггеров 12, 13 и 14 в состо ние «О. Кроме того, на первом входе 18 схемы «И 10 измен етс  потенциал на разрещающий и снова начинаетс  запуск временной последовательности импульсов. Далее цикл повтор етс . Предмет изобретени  Устройство дл  проверки ферритовых матриц оперативных запоминающих устройств, содержащее регистр адреса, подсоединенный к блоку дещифраторов, выход которого подключей к блоку формирователей импульсов тока, блок считывани  и контрол , подсоединенный к блоку управлени , состо щему из схемы однократного цикла проверки ферритовых сердечников матрицы, генератора импульсов схемы временной последовательности импульсов , отличающеес  тем, что, с целью повышени  быстродействи , оно содержит триггерный регистр количества дефектов, установочные входы которого соединены с первым выходом схемы временной задержки, вход которой подсоединен к выходу схемы однократного цикла проверки ферритовых сердечников матрицы, второй выход схемы временной задержки соединен с первым входом схемы «И, второй вход которой подключен к генератору импульсов , а выход - к схеме времеиной последовательности импульсов.